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Cadence發(fā)布高性能加速器/仿真器Palladium III

　　Cadence設計系統(tǒng)公司不久前推出了Cadence Incisive Palladium III加速器/仿真器，這是業(yè)內(nèi)具有最高性能的加速器/仿真器，應用于無線、圖形、網(wǎng)絡和消費市場的復雜硬件、軟件和全套系統(tǒng)的驗證和確認。Palladium III是業(yè)界第一個結(jié)合了高性能企業(yè)系統(tǒng)級驗證自動化和驗證管理、快速設計輪轉(zhuǎn)，同時適合系統(tǒng)級芯片各個階段設計及驗證專家的硬件輔助驗證解決方案。

　　此外，Palladium III還實現(xiàn)了與Cadence企業(yè)系統(tǒng)級驗證(ESL)解決方案全面結(jié)合。實現(xiàn)了所有工程設計和驗證功能的硬件、軟件和全系統(tǒng)確認的自動化和管理。

　　Palladium III提供了相當于上一代產(chǎn)品兩倍的運行時間性能，擁有在業(yè)內(nèi)極其出眾的調(diào)試環(huán)境。通過這一新系統(tǒng)，復雜的設計可以在將近2MHz的速度下進行，表現(xiàn)出比簡單仿真高一百萬倍的性能。

　　Palladium III建立于Cadence創(chuàng)新的基于處理器的加速技術，能夠支持最多32位用戶同時運作，并提供了仿真器市場最快的匯編速度，單工作站每小時編譯能力可達3000萬門，并且其容量的調(diào)整范圍可以從每個域/用戶180萬門到整個系統(tǒng)的2.56億門。

　　其它好處包括基于事務的加速和基于斷言加速的系統(tǒng)范圍的管理具備語言靈活性。這種靈活的環(huán)境在開發(fā)時就考慮到了范圍廣泛的用戶，可讓HDL、SystemC、C/C++和e 測試平臺或者外部設備能夠高速互動，加速化設計以Verilog、System Verilog和/或者VHDL進行編寫，而斷言則以PSL、OVL和System Verilog進行編寫。

　　“企業(yè)系統(tǒng)級驗證解決方案對于我們的成功正變得越來越重要，我們需要繼續(xù)努力縮短我們的整個驗證周期�！盦Logic公司首席工程師Tom Paulson說，將Palladium III與上一代產(chǎn)品相比，我們看到了匯編和運行時間性能方面有3～5倍的進化，大量調(diào)試的效率得以提升，在大吞吐量的情況下，能夠有3～5倍的密集度。
推動了Cadence企業(yè)系統(tǒng)級驗證解決方案

　　 Palladium III是Cadence ESL驗證解決方案的主要推動者，讓約束驅(qū)動的、隨機的系統(tǒng)級事件生成能夠與硬件中運行的加速設計互動。用戶能夠在加速其系統(tǒng)級芯片設計和嵌入式處理器的同時，讓嵌入式軟件或硬件的隨機測試自動化。Palladium III的用戶還可以讓全系統(tǒng)確認和硬件/軟件協(xié)同驗證過程自動進行，并對其進行分析，尋找故障，并以Incisive Enterprise Manager進行修正。

    附加功能

　　Palladium III提高了系統(tǒng)級調(diào)試的效率，加速了將波形信息從硬件上傳到工作站的時間。該系統(tǒng)在無須重啟系統(tǒng)或依靠外部界面的情況下，為所有信號提供了完全的互動可見度�；谑聞盏募铀偈褂昧诵略龅哪Ｐ�，叫做并行運作模式，能夠在測試平臺于工作站中運行的同時，讓設計能夠以最高仿真速度連續(xù)運行(自由運行)。該功能將線路內(nèi)仿真與在Incisive Enterprise Simulator上運行的軟件測試平臺結(jié)合——為整個系統(tǒng)級驗證過程結(jié)合或添加了一個透明層。

　　全新的Palladium III加速器/仿真器目前已經(jīng)向客戶提供了β測試版。

  來源:小草

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