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高速串行數(shù)據(jù)通信接收芯片CY7B933的原理及應(yīng)用
摘要：介紹了CYPRESS半導(dǎo)體公司推出的一種用于點對點之間的高速串行數(shù)據(jù)通信接收芯片CY7B933的原理及應(yīng)用。詳細說明了其管腳功能、內(nèi)部組成、工作原理及工作方式。給出了一個由CY7B933構(gòu)成的實際接收電路及設(shè)計方法。
1 概述
2 引腳功能及內(nèi)部結(jié)構(gòu)
CY7B933的引腳排列如圖1所示（SOIC封裝），表1所列為其引腳功能說明。圖2所示是其內(nèi)部結(jié)構(gòu)框圖，下面介紹各部分的主要功能。
表1 CY7B933的引腳功能表
| 名 稱 |
輸入/輸出 |
引 腳 功 能 |
| Q0-Q7（Qb-h） |
TTL電平輸出 |
并行數(shù)據(jù)輸出。Q0-Q7輸出腳的值是剛接收到的數(shù)據(jù)。這幾個腳的數(shù)據(jù)是隨著CKR的變化而同步變化 |
| SC/D（Qa） |
TLL電平輸出 |
特殊字符/數(shù)據(jù)指示。SC/D表明接收的數(shù)據(jù)類型：SC/D是高電平，表明接收的內(nèi)容是控制碼（特殊字符）；SC/D是低電平，表明接收到的是數(shù)據(jù)字符 |
| RVS(QJ) |
TLL電平輸出 |
接收違例字符指示。當(dāng)RVS為高點平時，表明在接收數(shù)據(jù)流中檢測到違例字符；若為低電平，表明檢測到錯誤碼；在BIST方式時，若RVS為低電平，表明由發(fā)送器、接收器以及鏈接線路等構(gòu)成的整個系統(tǒng)工作正常 |
| RDY |
TLL電平輸出 |
輸出數(shù)據(jù)準(zhǔn)備好。上的負脈沖表明已經(jīng)接收到一個新數(shù)據(jù)，并且已經(jīng)準(zhǔn)備好傳送。接收到空字符時，RDY不出現(xiàn)負脈沖。在BIST方式下，RDY只是在每次測試循環(huán)中的最后一個字符出現(xiàn)時為高電平，其余時間保持低電平 |
| CKR |
TLL輸出 |
讀數(shù)據(jù)時鐘。它是一個讀字節(jié)數(shù)據(jù)時鐘信號，其頻率和相位與輸入的串行數(shù)據(jù)流保持一致 |
| A/B |
PECL電平輸入 |
串行數(shù)據(jù)輸入端選擇。是PECL100K類型（接5伏參考電壓）的輸入端，用于輸入端的選擇。若A/B為高電平，INA端連接到移位寄存器，INA上的輸入信號有效并進行譯碼；若A/B為低電平，選INB端 |
| INA± |
差分輸入 |
串行數(shù)據(jù)輸入端（INA±） |
| INB(INB+) |
PECL電平輸入（差分輸入） |
串行數(shù)據(jù)輸入B端。這個腳即可以作為單端方式的PECL接收端（INB），也可以作為差分對的正半端（INB+） |
| SI |
PECL電平輸入（差分輸入） |
狀態(tài)輸入。此腳即可以作為單端PECL狀態(tài)監(jiān)控輸入（SI），也可以作INB差分的負半端（INB-） |
| SO |
TLL輸出 |
狀態(tài)輸出。SO是將SI轉(zhuǎn)換為TTL信號的輸出端 |
| RF |
TLL輸入 |
幀同步允許 |
| REFCLK |
TLL輸入 |
參考時鐘。RETCLK是作為時鐘/數(shù)據(jù)同步鎖相環(huán)的一個參考時鐘 |
| MODE |
3-電平輸入 |
譯碼方式選擇。在MODE腳上的電平可決定采用的譯碼方式；當(dāng)該腳接地時，采用8B/10B譯碼方式；接VCC時，采用旁通方式；當(dāng)其懸空時，內(nèi)部上接電阻將該腳拉成VCC/2電平；此時為工廠測試方式 |
| BISTEN |
TLL輸入 |
內(nèi)置自測試允許。若要ISTEN置為低電平，則設(shè)置為內(nèi)置測試方式 |
| VCCN |
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輸出驅(qū)動電路供電電源 |
| VCCQ |
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內(nèi)部電路供電電源 |
| GND |
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地 |
●串行數(shù)據(jù)輸入端口
CY7B933的兩對差分線接收端可作為串行數(shù)據(jù)的輸入，選用INA+還是INB+取決于A/B輸入端的電平；當(dāng)A/B為高電平時，選用INA±；當(dāng)A/B為低電平時，選用INB±。
●PECLL-TLL轉(zhuǎn)換器
INB（INB+）輸入和SI（INB-）輸入的功能是由SO輸出腳上的連接方式?jīng)Q定的。若不需要PECLL/TLL轉(zhuǎn)換，則可將SO輸出腳接到VCC。利用內(nèi)置檢測電路可以檢測到這種連接試，并可將以上兩個輸入腳置為INB±輸入（即差分接收串行數(shù)據(jù)輸入）；若需要進行PECL/TLL轉(zhuǎn)換，則應(yīng)在SO輸出端連接一個TLL負載，此時的INB+輸入即為INB（單端ECL-100K型串行數(shù)據(jù)輸入）。INB-則可作為SI（單端ECK-100K型狀態(tài)）輸入，而SO即是SI轉(zhuǎn)換成TLL電平時的輸出信號。
●時間同步器
時鐘同步器由內(nèi)部鎖相環(huán)來保持與接收到位流頻率的一致，同時提供內(nèi)部移、解碼時鐘。
●成幀器
成幀器可用于檢查輸入的位流和尋找字節(jié)的邊界，從而實現(xiàn)幀同步（字符同步）。成幀器中的組合邏輯濾波器可用于尋找X3.230協(xié)議中定義的特殊字符（K28.5），一旦該字符找到，時鐘同步單元中的位計數(shù)器將被同步復(fù)位，以開始同步接收數(shù)據(jù)，并將串行數(shù)據(jù)位流準(zhǔn)確地重組成字符幀。
●移位器
移位器的作用是在位時鐘控制下接收串行輸入的位流，同時將其送到成幀器，當(dāng)接收滿一幀后（10位數(shù)據(jù)）便將其送到譯碼寄存器。
●譯碼寄存器
譯碼寄存器在接收到來自移位器中的一幀數(shù)據(jù)后將其送到譯碼器，但該數(shù)據(jù)在譯碼器譯碼至輸出期間仍將保持在譯碼寄存器中。
●譯碼器
譯碼器將接收到的數(shù)據(jù)按X3.230協(xié)議定義的碼字符重新轉(zhuǎn)換成“原始數(shù)據(jù)”，然后再送到輸出寄存器中。
●輸出寄存器
輸出寄存器用于保持譯碼后恢復(fù)的數(shù)據(jù)（Q0-Q7、SC/D和RVS），以便在相應(yīng)的輸出腳輸出。在BIST方式下，這個寄存器還可作為線性反饋移位寄存器，以產(chǎn)生512字節(jié)的偽隨機碼。
●測試邏輯
測試邏輯包括BIST工作方式的初始化及控制邏輯，以及用于測試方式時的時鐘分配多工器和譯碼控制邏輯等。
3.1 工作原理
CY7B933接收器用于接收來自差分串行輸入端的串行位流，它使用內(nèi)置的集成鎖相環(huán)（PLL）同步時鐘產(chǎn)生器來恢復(fù)用于數(shù)據(jù)重構(gòu)所需的位同步時鐘。成幀器在尋找到串行位流的字節(jié)邊界后即可產(chǎn)生幀同步時鐘。然后輸入位流數(shù)據(jù)即可在移位器中實現(xiàn)串/并轉(zhuǎn)換，同時再送到譯碼器中譯碼并檢查傳送錯誤。最后將譯碼后的字節(jié)數(shù)據(jù)在幀同步時鐘控制下送到輸出寄存器并由并行輸出腳輸出。
3.2 操作方式
CY7B933具有8B/10B編碼方式、旁通方式、內(nèi)置自測試方式和測試方式四種接收操作方式。
a.8B/10B編碼方式
在該編碼方式下，串行輸入的數(shù)據(jù)經(jīng)譯碼后變成8位數(shù)據(jù)位，其中包括類型指示位及解碼錯誤指示位。若將收后放在譯碼寄存器中的數(shù)據(jù)幀能夠在有效數(shù)據(jù)字符表中找到，則其內(nèi)容被譯為正常的數(shù)據(jù)信息，并使SC/D輸出腳為低電平，假如在有效的特殊字符碼及碼系統(tǒng)表中找到，則譯為“控制”或“協(xié)議”信息，并且將SC/D變高。若檢測到非法字符，則RVS將變高。
b.旁通方式
在旁通方式下，串行輸入數(shù)據(jù)不需由內(nèi)部譯碼器對其譯碼，而是直接從譯碼寄存器到10位輸出寄存器（Qa-j），然后由外加的譯碼電路來對其譯碼，譯碼方式由設(shè)計者確定，這種方式一般不用。
c.內(nèi)置自測試方式（BIST）
內(nèi)置自測試功能有以下幾種：
（1）設(shè)置BISTEN為低，允許自測試產(chǎn)生電路工作。若RDY變低，表明初始化碼已找到。
（2）監(jiān)控RVS并檢查該腳是否為高電平。若為高電平，則表明測試到失配樣本（數(shù)據(jù)幀）。
若系統(tǒng)工作正常，則在每次測試循環(huán)中使RDY出現(xiàn)一次正脈沖。可以對該脈沖進行計數(shù)以監(jiān)控測試過程。同時Q0～Q7和SC/D等腳也將出現(xiàn)預(yù)期的樣本值，這一點對系統(tǒng)高度是很有用的。
（3）當(dāng)測試完成時，設(shè)置BISTEN為高電平以恢復(fù)正常工作。
BIST方式主要用于檢查發(fā)送器。由鏈接線路和接收器構(gòu)成的整個系統(tǒng)一般不用借助外加的信號及電路，也不用對整個電路作任何改動即可對整個系統(tǒng)進行嚴(yán)格的測試。
d.測試方式
當(dāng)Mode腳懸空時，接收器處于芯片測試方式。這種方式一般作為工廠進行芯片測試或用戶新購大批器件進行測試時使用。
4 CY7B933構(gòu)成的接收電路設(shè)計 當(dāng)BISTEN=0時，
CY7B933工作在內(nèi)置自測試方式。此時如果發(fā)送芯片
CY7B923也工作在內(nèi)置自測試方式，則可以通過對
CY7B923的RP和
CY7B933的RDY腳進行測試比較來判斷整個系統(tǒng)是否正常工作。若這兩個信號同步出現(xiàn)且相位相反（RP為負脈沖，RDY為正脈沖），則表明整個系統(tǒng)的發(fā)送電路、接收電路及其鏈接線路工作正常。
當(dāng)BISTEN=1時，
CY7B933工作在8B/10譯碼方式。當(dāng)
CY7B933工作在這種方式時，接收并譯碼后的數(shù)據(jù)可由
CY7B933提供的RDY信號來寫入FIFO芯片
IDT7200中。用戶可通過FIFO的另一端來讀取該信號。注意如按上述電路連接，則此時讀取的數(shù)據(jù)在同步接收到的超始字節(jié)中有一個K28.5字符（其值為05H）。若要去掉該字符，可將RDY信號與SC/D信號組合以產(chǎn)生FIFO寫信號，這樣，該控制字符碼（05H）就不會寫入FIFO中，從而使FIFO中只包含用戶的數(shù)據(jù)信息。
來源:零八我的愛
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