摘要：絕緣體上硅（Silicon On Insulator,簡稱SOI）以其獨特的材料結(jié)構(gòu)有效克服了體硅材料的不足，使其在能夠成功應(yīng)用于輻照惡劣環(huán)境中。本文使用Sentaurus TCAD軟件中的SDE（Sentaurus Structure Editor）工具設(shè)計一個0.18μmH柵P-Well SOI MOSFET器件結(jié)構(gòu)，并且運用Sentaurus TCAD軟件中的Sentaurus Device工具進行器件特性仿真，使用INSPECT和TECPLOT_SV工具查看仿真結(jié)果并得到設(shè)計的器件的閾值電壓（Vth=1.104V）和飽和電流（Idsat=3.121E-4A）。

　　1.引言

　　近年來范圍內(nèi)出現(xiàn)了新一輪的太空探索熱潮，世界各主要航天大國相繼出臺了一系列雄心勃勃的航天發(fā)展規(guī)劃?？臻g技術(shù)的迅猛發(fā)展，使各種電子設(shè)備已經(jīng)廣泛應(yīng)用于人造衛(wèi)星、宇宙飛船等設(shè)備中，在天然空間輻射環(huán)境中往往因經(jīng)受空間輻射而導(dǎo)致性能降低或失靈，甚至終導(dǎo)致衛(wèi)星或空間飛行器災(zāi)難性后果。因此，必須在輻照惡劣環(huán)境中的電子設(shè)備使用抗輻射的電子元器件。

　　絕緣體上硅與體硅器件相比較，其獨特的絕緣層把器件和襯底隔開，減輕了襯底對器件的影響，降低了源漏極電容、消除了閂鎖效應(yīng)、改善了短溝道效應(yīng)以及熱載流子效應(yīng)、提高了抗輻照性能等等，因此，SOI技術(shù)能夠成功地應(yīng)用于抗輻射領(lǐng)域，其被國際上公認(rèn)為“二十一世紀(jì)的硅集成電路技術(shù)”.SOI與體硅MOS器件結(jié)構(gòu)的比較如圖1所示。

　　通常根據(jù)在絕緣體上的硅膜厚度將SOI分成薄膜全耗盡FD（Fully Depleted）結(jié)構(gòu)和厚膜部分耗盡PD（Partially Depleted）結(jié)構(gòu)。本論文中設(shè)計的SOI MOS器件是薄膜全耗盡結(jié)構(gòu)的，這是因為薄膜SOI結(jié)構(gòu)的器件由于硅膜的全部耗盡完全消除“翹曲效應(yīng)”,且這類器件具有低電場、高跨導(dǎo)、良好的短溝道特性和接近理想的亞閾值斜率等優(yōu)點。因此薄膜全耗盡FDSOI應(yīng)該是非常有前景的SOI結(jié)構(gòu)。

　　因此，對SOI MOS器件進行研究具有十分重要的意義。本論文將設(shè)計一個0.18μmH柵P-Well SOI MOS器件并對該器件進行電學(xué)特性仿真，通過仿真獲取閾值電壓和飽和電流這兩個重要參數(shù)。

　　2.設(shè)計0.18μmH柵P-Well SOI MOSFET

　　整個設(shè)計流程為：首先，使用SentaurusStructure Editor工具編輯器件的基本結(jié)構(gòu)和設(shè)定注入粒子的類型和劑量；然后，在使用Sentaurus Structure Editor工具中的網(wǎng)格生成工具Mesh設(shè)置器件的網(wǎng)格參數(shù)；使用Sentaurus Device工具仿真器件的電學(xué)特性并測試。在這一部分，我將通過上述流程來設(shè)計一個0.18μmH柵P-Well SOI MOSFET器件。

　　對于器件結(jié)構(gòu)的設(shè)計，器件結(jié)構(gòu)的X和Y軸范圍分別為[-0.3,0.3]和[-0.3,0.3],Z軸的范圍為下面過程中設(shè)置的厚度的總和。

　　首先，畫一層0.2μm厚度的硅襯底，硅襯底上畫一層0.15μm厚度的絕緣氧化層，再在絕緣氧化層上畫一層0.1μm厚的硅層（即頂硅層）；然后，在頂硅上放置一層0.005μm厚度的氧化層，氧化層上放置一層寬度為0.18μm,厚度為0.04μm的多晶硅柵層；，在柵的周圍放置側(cè)墻并定義接觸點。

　　經(jīng)過上述過程，器件的基本結(jié)構(gòu)已經(jīng)完成。下面，往頂硅中注入劑量為1E+11cm-3的硼粒子來形成P-Well.在對源漏極進行注入粒子之前，需要先定義粒子注入的窗口，然后，設(shè)置注入粒子類型、峰值劑量、峰值位置和擴散長度。源漏極注入粒子參數(shù)如表1所示。

　　器件的結(jié)構(gòu)和摻雜粒子的一些參數(shù)已經(jīng)設(shè)置好，現(xiàn)在需要做的工作就是設(shè)置網(wǎng)格，這里設(shè)置了三個部分的網(wǎng)格，全局網(wǎng)格、頂硅層部分的網(wǎng)格和溝道處的網(wǎng)格。設(shè)置溝道處網(wǎng)格是因為仿真器件的電學(xué)特性時，粒子的傳輸主要是在溝道處，在溝道處設(shè)置合理的網(wǎng)格不僅會提高仿真，也能優(yōu)化仿真速度。

　　設(shè)置完網(wǎng)格后，就可以通過生成網(wǎng)格把器件結(jié)構(gòu)，摻雜信息，網(wǎng)格信息集成到一個網(wǎng)格文件中，進行器件電學(xué)特性仿真時需要用到這個文件。

　　器件的電學(xué)特性仿真，可以理解為半導(dǎo)體器件（比如，晶體管或則二極管）電學(xué)特性的虛擬測試。器件被看作為有限網(wǎng)格點構(gòu)成的結(jié)構(gòu)，結(jié)構(gòu)中的每個點都包含著金屬類型、摻雜粒子類型和濃度等屬性。對于每個點，載流子濃度、電流密度、電場強度、電子空穴對的生成和復(fù)合速率等都要進行計算。

　　3.結(jié)果和分析

　　0.18μmH柵P-Well SOI MOSFET器件的結(jié)構(gòu)和器件特性仿真如圖2到圖7所示。使用INSPECT工具顯示器件電學(xué)特性曲線，TECPLOT_SV工具顯示器件結(jié)構(gòu)。這兩個工具都在Sentaurus TCAD軟件中。

　　圖2和圖3所示分別顯示了生成網(wǎng)格之前的器件結(jié)構(gòu)和生成網(wǎng)格之后的終器件結(jié)構(gòu)。圖中顯示的有花紋的界面代表的是源極、漏極、柵極、襯底的接觸點，這些接觸點是為了器件特性仿真設(shè)置電壓參數(shù)的。圖中凹的地方是源極和漏極，凸的地方是H形柵極；按從上到下的順序看，下面3層結(jié)構(gòu)分別為頂硅、絕緣氧化層、襯底。

　　需要對設(shè)計的器件做傳輸特性和輸出特性分析，結(jié)果如圖4和圖5所示。從圖中我們可以得到所設(shè)計器件的閾值電壓（Vth）為1.104V,飽和電流為3.121E-4A.

　　閾值電壓（Vth）是MOSFET重要的參數(shù)之一，通常將傳輸特性曲線中輸出電壓隨輸入電壓改變而急劇變化轉(zhuǎn)折區(qū)的終點對應(yīng)的輸入電壓稱為閾值電壓。當(dāng)柵極上所加的電壓大于閾值電壓時，器件處于開通狀態(tài)；小于閾值電壓時，器件處于關(guān)閉狀態(tài)。

　　本文所設(shè)計的器件的閾值電壓為1.104V圖6中顯示了在不同輻照劑量條件下，器件閾值電壓的漂移。這是因為在輻照會產(chǎn)生總劑量效應(yīng)，在MOS器件中總劑量效應(yīng)主要是在氧化物中產(chǎn)生電荷以及在Si/SiO2界面產(chǎn)生界面態(tài)。即使在室溫條件下，SiO2中的電子也是可以移動的，它們能夠迅速離開氧化層；另一方面，陷在氧化物中的空穴會產(chǎn)生正氧化物電荷，該電荷會導(dǎo)致器件閾值電壓產(chǎn)生負(fù)漂移。同時，總劑量輻照也會也會在Si/SiO2界面產(chǎn)生界面態(tài)，與氧化物電荷作用相反，界面態(tài)會使閾值電壓增大。

　　4.總結(jié)

　　使用Sentaurus TCAD軟件成功設(shè)計了0.18μmH柵P-Well SOI MOSFET器件并進行了特性仿真。整個設(shè)計過程中用到了SentaurusTCAD軟件中的SDE和Sentaurus Device兩個主要工具，分析仿真結(jié)果得到了閾值電壓（Vth）和飽和電流（Idsat）兩個主要參數(shù)，參數(shù)值和理論相符合。（作者：周永輝）