1、引言

　　TQ6124是一種高速高    的數(shù)模轉(zhuǎn)換器芯片。它具有14位數(shù)據(jù)位并采用分段結(jié)構(gòu)將數(shù)據(jù)位分成    4位、中間3位和    7位。TQ6124可對(duì)各段的數(shù)據(jù)采用不同的數(shù)模轉(zhuǎn)換方法，其內(nèi)部集成有高    的電流源和高    電阻，以保證數(shù)模轉(zhuǎn)換的    。TQ6124轉(zhuǎn)換速度可達(dá)到1GSa／s。該芯片設(shè)計(jì)靈活，使用方便，只需增加一、二塊集成電路和少量的外圍電路，即可構(gòu)成一個(gè)完整且性能很高的數(shù)模轉(zhuǎn)換器。

　　2 、TQ6124的結(jié)構(gòu)特點(diǎn)及引腳功能

　　2 ．1 TQ6124的結(jié)構(gòu)

　　TQ6124主要由鎖存器、編碼器、延時(shí)器、電流源、電流開(kāi)關(guān)陣列、R～2R電阻網(wǎng)絡(luò)等電路組成。圖1所示是其內(nèi)部結(jié)構(gòu)框圖。TQ6124的主要特點(diǎn)如下：

　　●數(shù)模轉(zhuǎn)換速率高達(dá)1GSa／s；

　　高    數(shù)模轉(zhuǎn)換器TQ6124芯片的性能特點(diǎn)、結(jié)構(gòu)與應(yīng)用分析

　　●具有14位數(shù)據(jù)位；

　　●具有1G的模擬信號(hào)帶寬；

　　●輸出可直接作為射頻的前端；

　　●時(shí)鐘和數(shù)字?jǐn)?shù)據(jù)為ECL電平；

　　●采用44腳QFP封裝。

　　2．2 TQ6124的引腳說(shuō)明

　　圖2為TQ6124的引腳排列圖，各引腳的功能說(shuō)明如下（括號(hào)中的數(shù)字為引腳號(hào)）：

　　Vss（1、11、12、33、34、44）：數(shù)字電源輸入端，通常接－5V。電源濾波的旁路電容應(yīng)盡可能靠近電源腳，并直接連接到地；

　　VAA（21、23、24）：－12V模擬電源輸入端；

　　DGND（6、7、8、28、29、37、40）：數(shù)字地；

　　AGND（13、15、18、19）：模擬地；

　　D13～D0：數(shù)字信號(hào)輸入端，其中D13為數(shù)據(jù)    位，D0為數(shù)據(jù)    位；

　　CLK、NCLK（9、10）：差分時(shí)鐘輸入端；

　　NV0、V0（16、17）：模擬信號(hào)輸出端，為差分信號(hào)；

　　IREF（14）：參考電流輸入端，直接連接到模擬地，是開(kāi)關(guān)陣列的虛擬電流源；

　　VSNS（20）：判斷電壓輸出端，芯片正常工作時(shí)有輸出，且Vsns＝VREF；

　　VREF（21）：電壓基準(zhǔn)輸入端，一般設(shè)計(jì)為－9V，當(dāng)VREF＝－9V時(shí)，輸出的模擬信號(hào)峰－峰值為1V；

　　Midtrim（25）：調(diào)整中間數(shù)據(jù)位的電壓輸入端，以調(diào)整波形，可選；

　　Lsbtrim（26）：調(diào)整低位數(shù)據(jù)位的電壓輸入端，以調(diào)整波形，可選；

　　ECLref（27）：可選的ECL電平參考電壓輸入端，當(dāng)數(shù)字?jǐn)?shù)據(jù)和時(shí)鐘為ECL電平時(shí)，該腳懸空，芯片內(nèi)部可產(chǎn)生－1．34V的電壓。

　　3、 TQ6124的外圍電路設(shè)計(jì)

　　TQ6124使用靈活方便，只需一塊電壓基準(zhǔn)芯片和一塊運(yùn)算放大器及少量的外圍電路即可（如圖3所示）。這兩塊集成電路的主要用途是為數(shù)模轉(zhuǎn)換芯片提供參考電壓。在數(shù)模轉(zhuǎn)換器中，參考電壓的    、穩(wěn)定性和抖動(dòng)對(duì)所產(chǎn)生的模擬信號(hào)的    、穩(wěn)定性和抖動(dòng)有很大的影響。特別是該芯片具有的14位的數(shù)據(jù)位對(duì)參考電壓的性能更加敏感。AD586為AD公司生產(chǎn)的電壓基準(zhǔn)芯片，它性能好，誤差峰－峰值只有4μV，可以滿足TQ6124的14位    的參考電壓要求。該電壓基準(zhǔn)（AD586）的輸出與芯片的反饋輸出VSENSE通過(guò)運(yùn)算放大器MC34071可構(gòu)成負(fù)反饋電路，以將VREF穩(wěn)定在－9V，因而可進(jìn)一步減小外部電源細(xì)微變化對(duì)其所造成的影響，從而保證輸出模擬信號(hào)的    和穩(wěn)定性。

　　4、應(yīng)用說(shuō)明

　　雖然TQ6124使用簡(jiǎn)單，對(duì)外部條件的要求也并不苛刻，而且調(diào)試方便。但在具體設(shè)計(jì)電路時(shí)，尤其 是在印刷電路板的布局布線上，一定要注意遵循一定的設(shè)計(jì)規(guī)則，否則其干擾可能會(huì)很大，嚴(yán)重時(shí)會(huì)導(dǎo)致輸出的模擬信號(hào)質(zhì)量很差，且信噪比很低。因此，使用時(shí)應(yīng)注意以下幾個(gè)方面問(wèn)題：

　?。?）電源的去耦：一般在設(shè)計(jì)該電路時(shí)，模擬電源、數(shù)字電源、時(shí)鐘電源都要采用0．01μF的電容來(lái)對(duì)各自的地進(jìn)行旁路去耦。去耦電容應(yīng)盡量靠近芯片電源的輸入端，    采用表面貼裝元件以減小引線帶來(lái)的干擾，且電容和芯片應(yīng)在同一層面上，以減少寄生的電感和電容。

　　（2）地的處理：模擬地、數(shù)字地和時(shí)鐘地應(yīng)分別連接，這樣有助于消除數(shù)據(jù)和時(shí)鐘間的干擾，并應(yīng)使用具有完整而獨(dú)立的地平面的多層電路板，以保證高速信號(hào)的完整性。各地平面之間的阻抗應(yīng)盡可能小，兩兩之間的交流和直流壓差應(yīng)低于0．3V。模擬地、時(shí)鐘地都應(yīng)與數(shù)字地在電源輸入端單點(diǎn)連接，通?？刹捎?a target="_blank">磁珠連接或直接連接，以避免各地之間的干擾。

　　（3）高速信號(hào)的端接：在高速數(shù)字系統(tǒng)中，傳輸線上阻抗不匹配會(huì)引起信號(hào)反射。減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進(jìn)行終端阻抗匹配，從而使源反射系數(shù)或負(fù)載反射系數(shù)接近于零。因此輸入的高速ECL時(shí)鐘和高速ECL數(shù)字信號(hào)在輸入芯片前一定要進(jìn)行端接，以減小反射。

　?。?）散熱處理：由于TQ6124芯片的功耗較大，因此在設(shè)計(jì)電路時(shí)一定要加上散熱片，以保證芯片能夠正常工作。

　?。?）高速數(shù)字信號(hào)線和時(shí)鐘線應(yīng)盡量遠(yuǎn)離模擬信號(hào)線，數(shù)字信號(hào)線的周圍應(yīng)布數(shù)字地，同樣模擬信號(hào)線周圍應(yīng)布模擬地，時(shí)鐘周圍布時(shí)鐘地，以此來(lái)避免各信號(hào)間的干擾。

　?。?）所有的信號(hào)線都應(yīng)盡可能短，如果信號(hào)線太長(zhǎng)，則線間的串?dāng)_就可能會(huì)較大。

　　此外，在芯片的應(yīng)用過(guò)程中，還需特別注意的 是：由于芯片鎖存數(shù)據(jù)是在時(shí)鐘的下降沿進(jìn)行的，其時(shí)鐘與數(shù)據(jù)的時(shí)序關(guān)系如圖4所示，因此，為了保證數(shù)據(jù)的正確性，數(shù)據(jù)的變化    在時(shí)鐘上升沿完成，以確保芯片在采樣數(shù)據(jù)時(shí)有足夠的建立時(shí)間。