四、從電源系統(tǒng)的角度進行去耦設計
　　這一節(jié)就來講講另一種方法，從電源系統(tǒng)的角度進行去耦設計。該方法本著這樣一個原則：在感興趣的頻率范圍內，使整個電源分配系統(tǒng)阻抗  低。其方法仍然是使用去耦電容。
　　電源去耦涉及到很多問題：總的電容量多大才能滿足要求？如何確定這個值？選擇那些電容值？放多少個電容？選什么材質的電容？電容如何安裝到電路板上？電容放置距離有什么要求？下面分別介紹。
　　1、目標阻抗
　　目標阻抗（Target Impedance）定義為：

　　該定義可解釋為：能滿足負載  大瞬態(tài)電流供應，且電壓變化不超過  大容許波動范圍的情況下，電源系統(tǒng)自身阻抗的  大值。超過這一阻抗值，電源波動將超過容許范圍。如果你對阻抗和電壓波動的關系不清楚的話，請回顧“電容退耦的兩種解釋”一節(jié)。
　　對目標阻抗有兩點需要說明：
　　1、目標阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對快速變化的電流表現出來的一種阻抗特性。
　　2、目標阻抗和一定寬度的頻段有關。在感興趣的整個頻率范圍內，電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結果，因此必然與頻率有關。感興趣的整個頻率范圍有多大？這和負載對瞬態(tài)電流的要求有關。顧名思義，瞬態(tài)電流是指在極短時間內電源必須提供的電流。如果把這個電流看做信號的話，相當于一個階躍信號，具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。
　　如果暫時不理解上述兩點，沒關系，繼續(xù)看完本文后面的部分，你就明白了。
　　2、需要多大電容量
　　有兩種方法確定所需的電容量。  種方法利用電源驅動的負載計算電容量。這種方法沒有考慮 ESL 及 ESR 的影響，因此很不  確，但是對理解電容量的選擇有好處。第二種方法就是利用目標阻抗（Target Impedance）來計算總電容量，這是業(yè)界通用的方法，得到了廣泛驗證。你可以先用這種方法來計算，然后做局部微調，能達到很好的效果，如何進行局部微調，是一個更  的話題。下面分別介紹兩種方法。
　　方法一：利用電源驅動的負載計算電容量
　　設負載（容性）為 30pF，要在 2ns 內從 0V 驅動到 3.3V，瞬態(tài)電流為：

　　如果共有 36 個這樣的負載需要驅動，則瞬態(tài)電流為：36*49.5mA=1.782A。假設容許電壓波動為：3.3*2.5%=82.5 mV，所需電容量為C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF
　　說明：所加的電容實際上作為抑制電壓波紋的儲能元件，該電容必須在2ns 內為負載提供1.782A 的電流，同時電壓下降不能超過 82.5 mV，因此電容值應根據 82.5 mV 來計算。記?。弘娙莘烹娊o負載提供電流，其本身電壓也會下降，但是電壓下降的量不能超過 82.5mV（容許的電壓波紋）。這種計算沒什么實際意義，之所以放在這里說一下，是為了讓大家對去耦原理認識更深。
　　方法二：利用目標阻抗計算電容量（設計思想很嚴謹，要吃透）
　　為了清楚的說明電容量的計算方法，我們用一個例子。要去耦的電源為 1.2V，容許電壓波動為 2.5%，  大瞬態(tài)電流 600mA，
　　  步：計算目標阻抗
　　

　第二步：確定穩(wěn)壓電源頻率響應范圍。
　　和具體使用的電源片子有關，通常在 DC 到幾百 kHz 之間。這里設為 DC 到 100kHz。在100kHz 以下時，電源芯片能很好的對瞬態(tài)電流做出反應，高于 100kHz 時，表現為很高的阻抗，如果沒有外加電容，電源波動將超過允許的 2.5%。為了在高于 100kHz 時仍滿足電壓波動小于 2.5%要求，應該加多大的電容？
　　第三步：計算 bulk 電容量
　　當頻率處于電容自諧振點以下時，電容的阻抗可近似表示為：“” 頻率 f 越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內，電容的  大阻抗不能超過目標阻抗，因此使用 100kHz 計算（電容起作用的頻率范圍的  低頻率，對應電容  高阻抗）。
　　　第四步：計算 bulk 電容的  高有效頻率
　　第五步：計算頻率高于 1.6MHz 時所需電容
　　假設使用某公司的 0402 封裝陶瓷電容，寄生電感約為 0.4nH，加上安裝到電路板上后過孔的寄生電感（本文后面有計算方法）假設為 0.6nH，則總的寄生電感為 1 nH。為了滿足總電感不大于 0.16 nH 的要求，我們需要并聯(lián)的電容個數為：1/0.016=62.5 個，因此需要 63 個 0402 電容。
　　為了在 1.6MHz 時阻抗小于目標阻抗，需要電容量為：
　　因此每個電容的電容量為 1.9894/63=0.0316 uF。
　　綜上所述，對于這個系統(tǒng)，我們選擇 1 個 31.831 uF 的大電容和 63 個 0.0316 uF 的小電容即可滿足要求。
　　3、相同容值電容并聯(lián)
　　使用很多電容并聯(lián)能有效地減小阻抗。63 個 0.0316 uF 的小電容（每個電容 ESL 為 1 nH）并聯(lián)的效果相當于一個具有 0.159 nH ESL 的 1.9908 uF 電容。
　　“圖圖 10 多個等值電容并聯(lián)
　　單個電容及并聯(lián)電容的阻抗特性如圖 10 所示。并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在每一個頻率點上的阻抗都小于單個電容。
　　但是，從圖中我們看到，阻抗曲線呈 V 字型，隨著頻率偏離諧振點，其阻抗仍然上升的很快。要在很寬的頻率范圍內滿足目標阻抗要求，需要并聯(lián)大量的同值電容。這不是一種好的方法，造成極大地浪費。有些人喜歡在電路板上放置很多 0.1uF 電容，如果你設計的電路工作頻率很高，信號變化很快，那就不要這樣做，  好使用不同容值的組合來構成相對平坦的阻抗曲線。
　　4、不同容值電容的聯(lián)與反諧振
　　容值不同的電容具有不同的諧振點。圖 11 畫出了兩個電容阻抗隨頻率變化的曲線。
　　“圖圖 11 兩個不同電容的阻抗曲線
　　左邊諧振點之前，兩個電容都呈容性，右邊諧振點后，兩個電容都呈感性。在兩個諧振點之間，阻抗曲線交叉，在交叉點處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時相當于 LC 并聯(lián)電路。對于 LC 并聯(lián)電路來說，當 L 和 C 上的電抗相等時，發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點處會發(fā)生并聯(lián)諧振，這就是反諧振效應，該頻率點為反諧振點。
　　　　兩個容值不同的電容并聯(lián)后，阻抗曲線所示。從中我們可以得出兩個結論：a 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖 10 阻抗曲線的底部平坦得多（雖然存在反諧振點，有一個阻抗尖峰），因而能更有效地在很寬的頻率范圍內減小阻抗。
　　b 在反諧振（Anti-Resonance）點處，并聯(lián)電容的阻抗值無限大，高于兩個電容任何一個單獨作用時的阻抗。并聯(lián)諧振或反諧振現象是使用并聯(lián)去耦方法的不足之處。
　　在并聯(lián)電容去耦的電路中，雖然大多數頻率值的噪聲或信號都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對于那些頻率值接近反諧振點的，由于電源系統(tǒng)表現出的高阻抗，使得這部分噪聲或信號能量無法在電源分配系統(tǒng)中找到回流路徑，  終會從 PCB 上發(fā)射出去（空氣也是一種介質，波阻抗只有幾百歐姆），從而在反諧振頻率點處產生嚴重的 EMI 問題。
　　因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個重要的問題就是：合理的選擇電容，盡可能的壓低反諧振點處的阻抗。
　　ESR 對反諧振（Anti-Resonance）的影響Anti-Resonance 給電源去耦帶來麻煩，但幸運的是，實際情況不會像圖 12 顯示的那么糟糕。
　　實際電容除了 LC 之外，還存在等效串聯(lián)電阻 ESR。
　　因此，反諧振點處的阻抗也不會是無限大的。實際上，可以通過計算得到反諧振點處的阻抗，X 為反諧振點處單個電容的阻抗虛部（均相等）。