即使在小型數(shù)字設(shè)計(jì)中，時(shí)鐘信號也可能被分發(fā)到整個(gè)系統(tǒng)中的數(shù)百個(gè)時(shí)鐘元件。這些高扇出時(shí)鐘信號負(fù)責(zé)同步系統(tǒng)的不同子系統(tǒng)或組件。這就是為什么我們需要仔細(xì)注意時(shí)鐘網(wǎng)絡(luò)的不同路徑引入的延遲。
　　例如，考慮將時(shí)鐘信號從節(jié)點(diǎn) A 分配到節(jié)點(diǎn) B 和 C，如下圖 1 所示。在該圖中，時(shí)鐘信號進(jìn)入FPGA并經(jīng)過緩沖器（如圖中的三角形所示），然后到達(dá)節(jié)點(diǎn)B處的寄存器。該路徑具有固有延遲，由$$\Delta b$$表示在波形中。為了將時(shí)鐘從 A 分配到 C，我們可以使用 PCB 走線而不通過 FPGA，但在圖中，F(xiàn)PGA 中分配的時(shí)鐘用于“板上的其他設(shè)備”。該路徑的延遲由$$\Delta c$$ 表示。由于$$\Delta b$$和$$\Delta c$$一般不相等，節(jié)點(diǎn)B處的寄存器和節(jié)點(diǎn)C處的設(shè)備將看到略有不同的時(shí)鐘；應(yīng)該具有對齊邊緣的相同時(shí)鐘之間的這種固定時(shí)間偏移稱為時(shí)鐘偏差。我們可以看到，系統(tǒng)中的高扇出時(shí)鐘信號具有盡可能小的時(shí)鐘偏差。

　　

　　圖 1. 分配時(shí)鐘信號的延遲。圖片由Xilinx提供。
　　生成新的時(shí)鐘信號
　　FPGA 的一個(gè)理想特性是能夠根據(jù)系統(tǒng)的要求修改給定的時(shí)鐘信號以生成新的時(shí)鐘。例如，假設(shè)您設(shè)計(jì)了一塊帶有 FPGA 的板。假設(shè) 50 MHz 時(shí)鐘對于電路板來說已經(jīng)足夠，但在 FPGA 中，您需要 200 MHz 時(shí)鐘來執(zhí)行特定算法。如果您能夠以某種方式從板上的 50 MHz 時(shí)鐘生成 200 MHz 時(shí)鐘，則可以避免在系統(tǒng)中使用兩個(gè)不同的時(shí)鐘源，并且您也不必以高于必要頻率的頻率操作板。如果我們回想起某些數(shù)字信號處理 (DSP) 應(yīng)用是多速率的并且在算法的不同部分需要不同的時(shí)鐘頻率，我們就可以確定時(shí)鐘合成的另一種應(yīng)用。
　　現(xiàn)在，讓我們看看 FPGA 的時(shí)鐘相關(guān)資源，這些資源使我們能夠生成新的時(shí)鐘信號并將其分發(fā)到整個(gè)系統(tǒng)。
　　FPGA的時(shí)鐘管理資源
　　當(dāng)今的 FPGA 包含強(qiáng)大的時(shí)鐘管理模塊，以簡化設(shè)計(jì)過程并降低成本。我們將這些嵌入式時(shí)鐘管理塊稱為 CMB。不同的供應(yīng)商使用不同的術(shù)語來指代其 CMB。例如，Xilinx 使用時(shí)鐘管理塊 (CMT) 或數(shù)字時(shí)鐘管理器 (DCM)，Intel 使用眾所周知的術(shù)語鎖相環(huán) (PLL)，而 Microsemi 使用時(shí)鐘調(diào)節(jié)電路。
　　CMB可以通過執(zhí)行時(shí)鐘乘法和除法來生成新的時(shí)鐘信號。他們也許能夠?qū)⒖删幊滔嘁茟?yīng)用于生成的時(shí)鐘，甚至調(diào)整時(shí)鐘的占空比。CMB 不僅可以對 FPGA 內(nèi)分布的時(shí)鐘信號進(jìn)行去偏斜處理，還可以對從 FPGA 分配到電路板上其他設(shè)備的時(shí)鐘信號進(jìn)行去偏斜處理（例如進(jìn)入圖 1 中的節(jié)點(diǎn) C 的時(shí)鐘）。
　　可編程相移功能的一項(xiàng)應(yīng)用是將時(shí)鐘信號與輸入數(shù)據(jù)同步。當(dāng)我們處理數(shù)字信號時(shí)，我們必須在數(shù)據(jù)穩(wěn)定時(shí)（數(shù)據(jù)轉(zhuǎn)換之后和下轉(zhuǎn)換之前）對信號進(jìn)行采樣。這就是為什么一些 FPGA 提供動(dòng)態(tài)機(jī)制來對生成的時(shí)鐘進(jìn)行精細(xì)相移調(diào)整。例如，Xilinx Virtex II Pro 的 CMB 可以應(yīng)用時(shí)鐘周期 1/256 的相移。如果沒有這種相移能力，時(shí)鐘可能不會落在數(shù)據(jù)眼的中心。
　　具有占空比調(diào)整功能的 CMB 對于需要 50% 占空比的時(shí)鐘信號的應(yīng)用很有幫助。例如LVDS 和雙數(shù)據(jù)速率 (DDR) 接口等高速通信。如果時(shí)鐘占空比不是 50%，我們可以使用 CMB 的占空比校正功能來重塑時(shí)鐘信號，使其具有 50% 的占空比。
　　為了獲得這些功能，F(xiàn)PGA 使用基于鎖相環(huán)(PLL) 或延遲鎖定環(huán) (DLL) 的 CMB。除了 PLL 和 DLL 之外，還有另一組非常重要的與時(shí)鐘相關(guān)的 FPGA 資源：用于在 FPGA 中分配時(shí)鐘信號的專用緩沖器和路由。這些專用緩沖區(qū)和路由使我們能夠擁有低偏差時(shí)鐘網(wǎng)絡(luò)。
　　在本文的其余部分中，我們將首先回顧使用 PLL/DLL 實(shí)現(xiàn) CMB 的基本概念。然后，我們將了解英特爾 FPGA 使用的低偏斜時(shí)鐘網(wǎng)絡(luò)。
　　基于 DLL 的時(shí)鐘偏移校正
　　圖 2 顯示了用于補(bǔ)償時(shí)鐘分配延遲的 DLL 的基本框圖。

　　

　　圖 2.顯示使用 DLL 補(bǔ)償時(shí)鐘偏差的框圖。圖片由Xilinx提供?！　?br>　　在該圖中，CLKIN是我們打算通過“時(shí)鐘分配網(wǎng)絡(luò)”分配的輸入時(shí)鐘。顧名思義，“可變延遲線”模塊向 CLKIN 引入可調(diào)延遲并產(chǎn)生 CLKOUT。延遲量由“控制”邏輯決定?！翱刂啤眽K監(jiān)視其輸入并改變延遲，以便兩個(gè)輸入 CLKIN 和 CLKFB 的上升沿對齊。通過這種方式，電路補(bǔ)償了時(shí)鐘分配網(wǎng)絡(luò)中的延遲，理論上我們可以消除時(shí)鐘分配的偏差。
　　請注意，“可變延遲線”不能對 CLKIN 應(yīng)用負(fù)延遲來補(bǔ)償“時(shí)鐘分配網(wǎng)絡(luò)”的固有延遲。那么，圖2的框圖如何消除時(shí)鐘偏差呢？關(guān)鍵是時(shí)鐘信號CLKIN是周期性的。為了澄清這一點(diǎn)，讓我們考慮圖 1 中的時(shí)鐘偏差示例。從 A 到 B 的路徑有 $$\Delta b$$ 的延遲，因此，我們需要應(yīng)用 $$- \Delta b$$ 的延遲（即負(fù)延遲）到節(jié)點(diǎn) A 的時(shí)鐘，然后通過延遲 $$\Delta b$$ 的路徑分配它。我們怎樣才能避免產(chǎn)生負(fù)延遲的問題呢？請記住，時(shí)鐘信號是周期性波形。假設(shè)期間為$$T$$。我們知道周期函數(shù) $$f(t)$$ 的周期為 $$T$$ 滿足
　　f(t)=f(t+T)$　
　　應(yīng)用負(fù)延遲 $$- \Delta b，我們有　
　　f(t-\Delta b) = f(t+T-\Delta b)
　　
　　因此，我們可以應(yīng)用 $$T- \Delta b$$ 的正延遲，而不是應(yīng)用 $$- \Delta b$$ 的負(fù)延遲。如下圖 3 所示；請注意，圖 3 顯示了 DLL 應(yīng)用于原始時(shí)鐘信號的延遲，與圖 1 形成鮮明對比，圖 1 顯示了從 A 到 B 以及從 A 到 C 的路徑引起的延遲。

　　

　　圖 3. 對于周期性信號，適當(dāng)?shù)恼舆t可以像負(fù)延遲一樣發(fā)揮作用。圖片由Xilinx提供。
　　基于 PLL 的時(shí)鐘相差校正
　　我們可以不使用DLL，而是使用PLL來有效消除時(shí)鐘分配網(wǎng)絡(luò)的延遲。圖 4 對此進(jìn)行了說明。

　　

　　圖 4. 基于 PLL 的時(shí)鐘去偏。圖片由Xilinx提供?！　?br>　　在這種情況下，使用“壓控振蕩器”而不是“可變延遲線”。反饋環(huán)路調(diào)整振蕩器的頻率，使得兩個(gè)時(shí)鐘信號CLKIN和CLKFB具有對齊的邊沿。
　　我們可以輕松穩(wěn)定 DLL 的反饋環(huán)路；然而，PLL 的情況并非如此，因?yàn)闀r(shí)鐘分配網(wǎng)絡(luò)將位于 PLL 的反饋環(huán)路內(nèi)。這就是為什么基于 DLL 的結(jié)構(gòu)更容易適用于時(shí)鐘偏移應(yīng)用。另一方面，PLL 在合成新時(shí)鐘信號時(shí)更加靈活。
　　根據(jù)我們的討論，我們可以使用 FPGA 的 CLB 來消除圖 1 的時(shí)鐘分布偏差，如下面的圖 5 的簡化框圖所示。請注意，CMB 不僅可以對分布在 FPGA 內(nèi)的時(shí)鐘信號進(jìn)行去偏斜處理，還可以對前往板上其他設(shè)備的時(shí)鐘進(jìn)行去偏斜處理。

　　

　　圖 5.使用 CLB 執(zhí)行時(shí)鐘去偏。圖片由Xilinx提供?！　?br>　　我們看到 CMB 可用于合成新的時(shí)鐘信號?，F(xiàn)在，讓我們看看另一組與時(shí)鐘相關(guān)的 FPGA 資源：可用于在 FPGA 中分配時(shí)鐘信號的專用緩沖區(qū)和路由。
　　時(shí)鐘相關(guān)的緩沖區(qū)和路由
　　這些資源負(fù)責(zé)分配低偏斜的高扇出時(shí)鐘信號。詳細(xì)了解這些緩沖區(qū)和路線可能會讓人不知所措，但我們將簡要回顧一些重要的概念。為了以相等的傳播延遲將時(shí)鐘信號分配到芯片的所有部分，我們可以使用一種特殊的路由形式，稱為H 樹。您可以在圖 6 中看到一個(gè)示例。

　　

　　圖 6. H 樹。圖片由IEEE提供。　　
　　您可以輕松驗(yàn)證從 CLK-in 到每個(gè)矩形（代表時(shí)鐘元件）是否有類似的路徑。因此，理論上，所有時(shí)鐘元件都會看到相同的時(shí)鐘信號。圖 7 顯示了一些 Intel FPGA 用于分配全局時(shí)鐘信號 (GCLK) 的 H 樹。

　　

　　圖 7.圖片由ACM提供。
　　GCLK 在整個(gè)器件中進(jìn)行驅(qū)動(dòng)，并充當(dāng)自適應(yīng)邏輯模塊 (ALM)、數(shù)字信號處理 (DSP) 子電路、嵌入式存儲器和 PLL 等功能塊的低偏斜時(shí)鐘源。
　　除了 GCLK 之外，Intel FPGA 中還有區(qū)域時(shí)鐘 (RCLK) 網(wǎng)絡(luò)。如圖 8 所示，這些 RCLK 僅被驅(qū)動(dòng)至芯片的一個(gè)象限。

　　

　　圖 8.Intel象鐘網(wǎng)絡(luò)。圖片由ACM提供?！?br>　　Intel 設(shè)備還具有分布在芯片較小區(qū)域中的外圍時(shí)鐘 (PCLK) 網(wǎng)絡(luò)。下面的圖 9 顯示了一個(gè)示例。

　　

　　圖 9. Intel 外圍時(shí)鐘。圖片由ACM提供?！　?/p>　　現(xiàn)在，覆蓋所有這些網(wǎng)絡(luò)，我們得到如圖 10 所示的網(wǎng)絡(luò)。
　　圖 10. Intel FPGA 的時(shí)鐘網(wǎng)絡(luò)結(jié)合了 GCLK、RCLK 和 PCLK 網(wǎng)絡(luò)。圖片由ACM提供。

　　

　　如圖 8 和圖 9 所示，F(xiàn)PGA 具有僅分布在芯片的一個(gè)區(qū)域中的專用時(shí)鐘路由。這些稱為時(shí)鐘區(qū)域。請注意，不同的設(shè)備具有不同的時(shí)鐘區(qū)域。另請注意，我們需要一些緩沖區(qū)來沿著我們上面討論的專用路線有效地分配時(shí)鐘信號。您可以在器件數(shù)據(jù)表中找到詳細(xì)信息，圖 11 顯示了一個(gè)示例。該圖顯示了 Xilinx 7 系列FPGA 的一個(gè)時(shí)鐘區(qū)域。BUFG、BUFH和BUFR是圖中所示的三個(gè)與時(shí)鐘相關(guān)的緩沖器。

　　

　　圖 11. Xilinx 7 系列 FPGA 的每個(gè)時(shí)鐘區(qū)域都有多個(gè)與時(shí)鐘相關(guān)的緩沖區(qū)。圖片由Xilinx提供。