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能否在同一設(shè)計(jì)的不同模塊分別應(yīng)用vhdl和verilog兩種語言 |
| 作者：jansea 欄目：EDA技術(shù) |
即其中一些模塊用verilog設(shè)計(jì)，一些用vhdl設(shè)計(jì)，以模塊的形式調(diào)用時(shí)不會(huì)有什么問題吧，綜合的時(shí)候呢？ 有沒有人這么用過？ |
| 2樓： | >>參與討論 |
| 作者： daiduohao 于 2005/2/22 19:40:00 發(fā)布：
re 只能頂層用原理圖了吧。 |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2005/2/22 22:28:00 發(fā)布：
頂層用原理圖沒有問題！ 好像也只能用原理圖了。 |
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| 4樓： | >>參與討論 |
| 作者： jansea 于 2005/2/23 10:08:00 發(fā)布：
用sch的話，就沒有語言的區(qū)別了！ 就不是我問的問題了 前提是我的模塊都是用語言來編寫的！ |
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| 5樓： | >>參與討論 |
| 作者： rickyice 于 2005/2/23 10:13:00 發(fā)布：
可以 |
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| 6樓： | >>參與討論 |
| 作者： tiu 于 2005/2/23 15:20:00 發(fā)布：
沒有問題 我的設(shè)計(jì)中，有的模塊是vhdl寫的，有的是verilog寫的。 很多tools都支持mix方式。 modelsim vcs-mx |
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| 7樓： | >>參與討論 |
| 作者： tangbinym 于 2005/2/28 22:45:00 發(fā)布：
可以 可以 |
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| 8樓： | >>參與討論 |
| 作者： jollyzhao 于 2005/3/1 7:44:00 發(fā)布：
可以 可以 |
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| 9樓： | >>參與討論 |
| 作者： luoqiang28 于 2005/3/1 16:40:00 發(fā)布：
肯定行的，我用過的！ |
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