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dc問題求教 |
| 作者：xafan 欄目：IC設(shè)計 |
剛開始學(xué)，dc，winxp下安裝的．用verilog寫了一小段程序，是可綜合的，在modelsim下能編譯通過． 當(dāng)我用design analyzer讀該程序時，出現(xiàn)以下提示，請問是怎么回事，是不是我的dc設(shè)置有問題？ design_analyzer> read -format verilog{"D:/edawork/modeltek_5.5e/examples/wireexample.v"} Warning: Can't read link_library file 'your_library.db'. (UID-3) Warning: The cache_read directory ~ is not readable. (SYNOPT-10) Warning: The cache_write directory ~ is not writable. So, no cache elements can be written. (SYNOPT-11) Loading verilog file 'D:/edawork/modeltek_5.5e/examples/wireexample.v' D:/edawork/modeltek_5.5e/examples/wireexample.v: Warning: Overwriting design file 'D:/edawork/modeltek_5.5e/examples/wireexample.db'. (DDB-24) Current design is now 'D:/edawork/modeltek_5.5e/examples/wireexample.db:wireexample' {"wireexample"} design_analyzer> create_schematic -size infinite -gen_database Warning: Couldn't read symbol library 'your_library.sdb'. (UIS-33) Warning: Couldn't read symbol library 'your_library.sdb'. (UIS-33) 1 design_analyzer> |
| 2樓： | >>參與討論 |
| 作者： zfhustb 于 2005/3/18 23:15:00 發(fā)布：
set your synopsys_dc.setup file |
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