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用CPLD怎么實(shí)現(xiàn)倍頻電路?如:128倍. |
| 作者：hudengjie 欄目：EDA技術(shù) |
用CPLD怎么實(shí)現(xiàn)倍頻電路?如:128倍. |
| 2樓： | >>參與討論 |
| 作者： redleaves 于 2005/5/9 10:36:00 發(fā)布：
鎖相環(huán)加1/128分頻。 |
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| 3樓： | >>參與討論 |
| 作者： congcongy 于 2005/5/9 10:59:00 發(fā)布：
re cpld內(nèi)部好象沒有鎖相環(huán)啊,用FPGA應(yīng)該可以 |
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| 4樓： | >>參與討論 |
| 作者： haharun 于 2005/5/9 19:24:00 發(fā)布：
r 不知道晶振提供的初始頻率有多大？ |
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| 5樓： | >>參與討論 |
| 作者： xjg1111 于 2005/5/9 20:32:00 發(fā)布：
re ＣＰＬＤ很少有內(nèi)部帶ＰＬＬ或ＤＬＬ的，LATTICE也許有，不太清楚 FPGA的倍頻也是有限制的，一般有最小，最大輸入輸出頻率限制。 |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2005/5/12 16:25:00 發(fā)布：
外接pll吧，竟然要這么大 |
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| 7樓： | >>參與討論 |
| 作者： zhouchun_1 于 2005/5/12 17:09:00 發(fā)布：
倍數(shù)太高了，需外接鎖相換。 |
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| 8樓： | >>參與討論 |
| 作者： skycanny 于 2005/5/13 16:02:00 發(fā)布：
re 用CPLD 這個(gè)問題基本上很難 |
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