|
|||||||||||
| 技術(shù)交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術(shù) | 電源技術(shù) | 測(cè)控之家 | EMC技術(shù) | ARM技術(shù) | EDA技術(shù) | PCB技術(shù) | 嵌入式系統(tǒng) 驅(qū)動(dòng)編程 | 集成電路 | 器件替換 | 模擬技術(shù) | 新手園地 | 單 片 機(jī) | DSP技術(shù) | MCU技術(shù) | IC 設(shè)計(jì) | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
轉(zhuǎn)貼一個(gè)好貼，絕對(duì)有幫助�。。rom edacn |
| 作者：rickyice 欄目：IC設(shè)計(jì) |
探討一些容易被忽略的數(shù)字電路設(shè)計(jì)要點(diǎn)提要 最近看到論壇上對(duì)fpga的討論越來(lái)越偏重于嵌入式系統(tǒng)設(shè)計(jì)，在ALTERA論壇上開(kāi)始看到對(duì)nios感興趣的人也越來(lái)越多。然而，過(guò)分傾向于sopc與dsp builder的應(yīng)用畢竟不是很好的學(xué)習(xí)方法。要知道，這些都是一種實(shí)現(xiàn)工具，而實(shí)現(xiàn)的構(gòu)思則源于邏輯算法的創(chuàng)造與模仿。在這論點(diǎn)上，硬件描述語(yǔ)言為我們提供一個(gè)很好的管道，來(lái)表達(dá)我們理想的數(shù)字系統(tǒng)設(shè)計(jì)。至于從硬件描述語(yǔ)言到門級(jí)電路的轉(zhuǎn)換，則得依靠于合成工具，對(duì)各種不同的描述方式提供相對(duì)應(yīng)的門級(jí)電路模式。愈精確的描述，才能產(chǎn)生更接近于理想的數(shù)字系統(tǒng)，因此一個(gè)有異于軟件編程的論點(diǎn)出現(xiàn)了，行數(shù)越多的設(shè)計(jì)描述，有時(shí)反而讓門級(jí)電路更為精簡(jiǎn)。至此，門級(jí)電路在可編程邏輯里的實(shí)現(xiàn)這關(guān)鍵部分得完全依賴于工具來(lái)完成。我們知道時(shí)序的吻合將決定一個(gè)數(shù)字系統(tǒng)的可行性，因此除了精確的硬件描述之外，正確的添加約束可有效的提高數(shù)字系統(tǒng)的實(shí)現(xiàn)可能性。當(dāng)我們?cè)贋樯钊氲淖鏊伎迹酒c芯片的時(shí)序如何達(dá)到吻合，電路板在什么操作頻率上應(yīng)該把傳輸線特性作為考究，fan-out與gound bounce的關(guān)系應(yīng)該如何做考慮，trancient current所造成的vcc bounce應(yīng)該如何解決，這幾點(diǎn)都是作為一個(gè)數(shù)字系統(tǒng)設(shè)計(jì)師應(yīng)該有充分了解的。EDA專業(yè)論壇9R x4B k BY~F m dcI'hA@]EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board我們先來(lái)探討fan-out與ground bounce的關(guān)系。一般上，我們知道fan-out不能過(guò)多，不然會(huì)造成不良后果。至于是什么不良后果，一般的解釋對(duì)初學(xué)者來(lái)說(shuō)都不是很明確，甚至有點(diǎn)模糊。我們就從fan-out開(kāi)始做解釋。當(dāng)一個(gè)MODULE的fan-out越大，舉例(n MB x 1) Vs (m MB x 8)的記憶體來(lái)說(shuō)，chip的用量也相對(duì)減少，因此耗電量也較小。然而，fan-out越大，也代表著同時(shí)操作的OUTPUT pin也隨著增大。在數(shù)字設(shè)計(jì)里，每個(gè)OUTPUT pin對(duì)0的驅(qū)動(dòng)就是通過(guò)自身的GND pin來(lái)做current sink。我們知道每個(gè)pin都有相應(yīng)的電感值，而自感就是因應(yīng)于電流所產(chǎn)生的。因?yàn)閂=L(di/dt)，所以當(dāng)fan-out增大，(di/dt)也隨著增大；當(dāng)頻率變得越高，(di/dt)也變得更大了。因自感而引起的電壓差(V)就造成所謂的ground-bounce。對(duì)邏輯0來(lái)說(shuō)，它的區(qū)分值是0 - 0.4V左右，因此它的noise margin也比邏輯1來(lái)得小。因此，因自感而引起的ground-bouce效應(yīng)是非常被重視的。至于如何能在fan-out的數(shù)量與ground-bounce的控制之間取得平衡點(diǎn)，對(duì)于一個(gè)數(shù)字系統(tǒng)設(shè)計(jì)師來(lái)說(shuō)，這是不可漠視的。 l y~!jLh&a;q——最大最專業(yè)FPGA/IC設(shè)計(jì)論壇（FPGA設(shè)計(jì)|IC設(shè)計(jì)|仿真|綜合|ALTERA|Quartus|Maxplus|XILINX|ISE|LATTICE|Synplify|Modelsim）EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|boardB|+s X1q0{4B o 至于VCC bounce，這則是transcient current所引起的。何謂transcient current？就是邏輯1與邏輯0的轉(zhuǎn)換瞬間，電流從VCC通過(guò)Q1與Q2直接傳入GND，所引起的瞬間電流增大值。Q1與Q2就是控制邏輯1與邏輯0輸出的switching TRANSISTOR；當(dāng)輸出為邏輯1，Q1為ON，Q2為OFF；當(dāng)輸出為邏輯0，Q1為OFF，Q2為ON。我們知道每個(gè)pin都存在相應(yīng)的電感值，而這瞬間的transcient current就是造成V(di/dt)忽然增高的主要原因，這就是所謂的VCC bounce。一般上，在高速設(shè)計(jì)里，VCC bounce所造成的負(fù)面影響不比ground bounce那般嚴(yán)重，然而它對(duì)信號(hào)完整性設(shè)計(jì)的影響是不容忽視的�；蛟S有人會(huì)問(wèn)，為什么VCC bounce會(huì)對(duì)高速設(shè)計(jì)有較微的負(fù)面影響呢？原因很簡(jiǎn)單，就是邏輯1的noise margin比起邏輯0來(lái)得高，因此對(duì)信號(hào)的bouncing值有較大的寬容性。我們所熟悉的decoupling CAPACITOR就是針對(duì)于transcient current所做的解決方案。好了，現(xiàn)在transcient current解決了，然而，在邏輯芯片數(shù)量較多的數(shù)字系統(tǒng)里，為數(shù)不小的transcient current相加起來(lái)對(duì)電源又會(huì)造成什么程度的影響呢？這我就留在下一篇文章再詳細(xì)敘述了。對(duì)有興趣深入研究的朋友，我在這里先給個(gè)提示，就是你們留意電源輸出是不是有一個(gè)480uF - 2200UF的CAPACITOR是直接連去GND的。EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board XC;F YRR k w H3{e lN Tq9N/B補(bǔ)充于21-10-2005： $l0\-?8a:Z;y8qEDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board在一般情況下，ground bounce對(duì)邏輯的影響會(huì)比vcc bounce來(lái)得大，這是因?yàn)閭�(gè)別noise margin的不同而造成的。還有，所謂的邏輯影響不是單純的邏輯錯(cuò)誤那么簡(jiǎn)單，在某些個(gè)別情況，邏輯電平往往進(jìn)入無(wú)法分辨為1或0的情況，這跟metastability的情形有點(diǎn)類似，然而，其分別在于metastability是隨著clock cycle以觸發(fā)沿為界限而恢復(fù)邏輯電平，而ground bounce所造成的情況則是有點(diǎn)"asynchronous"的意味。不論如何，這兩種情況都對(duì)邏輯，尤其是組合邏輯設(shè)計(jì)造成一定的影響。 /p o ]W6Kq$eVwww.edacn.nets]e4@KD$[.q^ 更新于29-10-2005：EDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board3K`@U0`&N d;I&Y0Z4n#y3m5u之前，我們只考慮了基于電感特性所造成的bouncing情況。然而，在實(shí)際上還有幾點(diǎn)比如電容特性也是在高速設(shè)計(jì)里需要有所留意的。我們知道，在基于對(duì)傳輸線特性的考究，每個(gè)芯片的管腳除了帶有電感值之外，還帶有電容值。因?yàn)椴季�的差距，所以每個(gè)管腳都有不同的電感與電容值。然而，最短的傳輸線都是比其他較長(zhǎng)的擁有較低的電感與電容值的，而這所謂最短的傳輸線，通常就是處于芯片中心兩旁的管腳。因此，我們一般上都會(huì)看到高速數(shù)字芯片的VCC和GND都是在芯片中心處的兩旁，而一般低速數(shù)字芯片的VCC和GND就處于芯片的對(duì)角線，這是很不利于高速數(shù)字系統(tǒng)設(shè)計(jì)的。除此之外，我們之前所提到的關(guān)于fan-out的數(shù)量不能太多，不然會(huì)造成ground bounce，那只是基于對(duì)電感的考慮；如果再加入對(duì)電容的考慮，那就是造成額外delay time的原因。要知道，fan-out的數(shù)量越大，就代表電容并聯(lián)的數(shù)量越多，因此整體的電容有效值也跟著增大。一般上，我們考慮每100 pF會(huì)造成3 ns的delay，不過(guò)，不同的制造技術(shù)會(huì)令這數(shù)值有所改變。對(duì)于搞fpga設(shè)計(jì)的人來(lái)說(shuō)，在做static timing分析的時(shí)候，都會(huì)留意到fan-out數(shù)量較多的地方，因應(yīng)的delay time也會(huì)較大，這就是造成這現(xiàn)象的原因。對(duì)于這現(xiàn)象的解決方案是：在基于電路板的系統(tǒng)上，除了考慮合適的布線，在適當(dāng)?shù)牡胤郊由线m當(dāng)數(shù)量的buffer可以有效的減低電容值；在基于fpga的系統(tǒng)上，除了盡量減低與平均分布fan-out的數(shù)量之外，得考慮在synthesis時(shí)加上LOGIC duplication。 /Qn&X&PdP3dHwww.edacn.net Q|%hAL,W更新于21-11-2005： S-]6X?"g,M$En+WEDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|boardJ K4t;d/D:h I 地彈效應(yīng)是因由電感而產(chǎn)生的，電容所造成的主要效應(yīng)是延時(shí)。地彈效應(yīng)的發(fā)生是源于Simultaneously Switching Outputs (SSO)對(duì)管腳電感的瞬間變化所引起的。一般上，不同的芯片都有提供對(duì)于每個(gè)VCC與GND組最大SSO的參考數(shù)字，只要在做設(shè)計(jì)時(shí)確定不高于SSO，而在設(shè)計(jì)板子時(shí)也謹(jǐn)守高速設(shè)計(jì)的規(guī)則，都不會(huì)造成太大的問(wèn)題。在fpga設(shè)計(jì)上，除了謹(jǐn)慎留意fan-out的數(shù)量外，在設(shè)定 i/o slew rate 的時(shí)候也不能盲目的把 slow 都設(shè)定成 FAST，須知這會(huì)增加 di/dt，地彈效應(yīng)也相應(yīng)增加了。除此之外，需知FAST i/o slew rate對(duì)PURE resistive load不會(huì)有太大的改進(jìn)，其主要用處是減低capacitive load (電容性負(fù)載) 所造成的延時(shí)效應(yīng)。最后，還是老生常談，緊記電感是因由電流產(chǎn)生的，電容是因由電壓產(chǎn)生的。 C!R4s#|L u TEDA中國(guó)門戶網(wǎng)站－FPGA|CPLD|EDA|IC|ALTERA|LATTICE|XILINX|Modelsim|Synplify|Quartus|ispLever|ISE|Simulation|HDL|edacn|eda先鋒|FORUM|bbs|board {4N#m,]_x6Ky 更新于03-12-2005：EDA專業(yè)論壇p8gk m ZRy4H 6CK*["L+S_1B`www.edacn.net在高速設(shè)計(jì)的領(lǐng)域里，對(duì)電氣的物理特性有充分了解是很大程度必須要掌握的。有時(shí)在設(shè)計(jì)上面對(duì)問(wèn)題，不能只單純的從傳統(tǒng)調(diào)試方式去解決問(wèn)題。比方說(shuō)，如果一個(gè)多路數(shù)字音頻傳輸設(shè)計(jì)不斷面臨噪音的問(wèn)題，癥結(jié)不一定就出自接地不完好這一論點(diǎn)上。如果仿真和測(cè)試都沒(méi)有找出什么問(wèn)題，就應(yīng)該往其他方面的可能性去尋求出路，比如想想是不是coupling出了什么問(wèn)題。一般上，如果AC coupling的電容值和傳輸信號(hào)的run-length不協(xié)調(diào)，往往這就是問(wèn)題所在，而不關(guān)系乎于接地不良好，而導(dǎo)致噪音不被GND過(guò)濾這一慣性的想法。當(dāng)然，如果有TDR作為調(diào)試條件的，那又另當(dāng)別論。作為后話，如果調(diào)試條件不是很充足的話，比如只有osicilloscope和LOGIC analyzer，在調(diào)試過(guò)程里的盡量發(fā)揮想象力，不能茍泥于慣性的想法。如果有spectrum analyzer和測(cè)試eye-diagram的條件，就得充分了解和利用調(diào)試工具去解決問(wèn)題。在很多情況里，基于deterministic ji |
| 2樓： | >>參與討論 |
| 作者： rickyice 于 2006/2/25 21:44:00 發(fā)布：
re 贊！ |
|
| 3樓： | >>參與討論 |
| 作者： xyysun 于 2006/3/1 10:04:00 發(fā)布：
re 不錯(cuò)，頂 |
|
| 4樓： | >>參與討論 |
| 作者： mosan 于 2006/3/1 13:52:00 發(fā)布：
個(gè)人感覺(jué) 沒(méi)仔細(xì)看，但覺(jué)得有些概念事實(shí)而非。 |
|
| 5樓： | >>參與討論 |
| 作者： sheepyang 于 2006/3/1 17:00:00 發(fā)布：
不作數(shù)字 看不懂，但還是要頂 IC設(shè)計(jì)的人氣不旺。 |
|
|
|
| 免費(fèi)注冊(cè)為維庫(kù)電子開(kāi)發(fā)網(wǎng)會(huì)員，參與電子工程師社區(qū)討論，點(diǎn)此進(jìn)入 |
Copyright © 1998-2006 udpf.com.cn 浙ICP證030469號(hào) |