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vhdl寫的0~~9999四位輸出計數(shù)器。有問題。!忘賜教~~ |
| 作者:mcb8295014 欄目:EDA技術(shù) |
我用VHDL寫的一0~~9999的計數(shù)器,且四位數(shù)可輸出。 通過編譯,在波形仿真時出現(xiàn)問題。 COU1變到1001以后COU2 +1 正常,接下來COU1異常。 請大蝦賜教~~~ mcb8295014@163.com LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter4b IS PORT(reset:IN STD_LOGIC; clk:IN STD_LOGIC; sig:IN STD_LOGIC; --- keep1:OUT STD_LOGIC_VECTOR(3 downto 0); keep2:OUT STD_LOGIC_VECTOR(3 downto 0); keep3:OUT STD_LOGIC_VECTOR(3 downto 0); keep4:OUT STD_LOGIC_VECTOR(3 downto 0)); END counter4b; ARCHITECTURE count OF counter4b IS SIGNAL cou1: STD_LOGIC_VECTOR(3 downto 0); SIGNAL cou2: STD_LOGIC_VECTOR(3 downto 0); SIGNAL cou3: STD_LOGIC_VECTOR(3 downto 0); SIGNAL cou4: STD_LOGIC_VECTOR(3 downto 0); BEGIN ctrcou:PROCESS(reset,clk) BEGIN IF reset='1'then cou1<="0000"; cou2<="0000"; cou3<="0000"; cou4<="0000"; ELSE IF clk'event AND clk='1'then IF sig='1' then IF cou4="1010"then COU4<="1010"; ELSIF COU1="1001" AND COU2="1001"AND COU3="1001" AND cou4="1001"THEN cou1<="0000"; cou2<="0000"; cou3<="0000"; cou4<="1010"; ------cou4="1010", ELSIF COU1="1001" AND COU2="1001"AND COU3="1001" THEN cou1<="0000"; cou2<="0000"; cou3<="0000"; COU4<=COU4+1; ELSIF cou1="1001"AND cou2="1001"THEN ---百位不為九,十位為9 個位為9 cou1<="0000"; cou2<="0000"; cou3<=cou3+1; ELSIF COU1="1001"THEN cou1<="0000"; cou2<=cou2+1; ELSE COU1<=COU1+1; END IF; ELSE cou1<="0000"; cou2<="0000"; cou3<="0000"; cou4&l |
| 2樓: | >>參與討論 |
| 作者: 吳明詩 于 2006/5/11 21:46:00 發(fā)布:
因為你給情況不全, 你看看當(dāng)cou1=0000之后會跑那一步,又回到了第一步cou1=cou1+1 |
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| 3樓: | >>參與討論 |
| 作者: mcb8295014 于 2006/5/15 9:22:00 發(fā)布:
不甚明白~~ 還是有些不甚明白~~ 我在波形仿真時~~ 沒有出現(xiàn)您說的那狀況~~ OCU1=0000 之后直接就變成1001了~~ |
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| 4樓: | >>參與討論 |
| 作者: mcb8295014 于 2006/5/15 20:41:00 發(fā)布:
解決拉~~ heihei~~~ 是我自己的緣故~~ 程序本身沒有問題的~~ 我在仿真的時候時間選擇的不合適~~ |
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