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這個問題說清楚,分頻就是高手了! |
| 作者：amberyn 欄目：IC設(shè)計 |
分頻的學(xué)問其實蠻多,最簡單的2的n次方分頻大家都會,偶數(shù)分頻也比較簡單,但奇數(shù)和小數(shù)分頻呢?論壇里其實已經(jīng)有過類似的例子,但大家討論來討論去,只是給出例子,沒有分類說明分頻原理,有些更簡單,只是說用下降沿抽就好了嘛,但抽了以后的組合邏輯重點又沒說清楚,搞的很多同志,貼的5分頻就只會5分頻,7分頻就不會了,所以希望高手們展示一下,重點在于奇數(shù)分頻和小數(shù)分頻的分頻原理,并能舉例說明最好,呵呵........ |
| 2樓： | >>參與討論 |
| 作者： hwwss 于 2006/2/3 10:18:00 發(fā)布：
只要掌握了3分頻就可以給出5、7、9 |
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| 3樓： | >>參與討論 |
| 作者： y.sun 于 2006/2/6 11:39:00 發(fā)布：
奇數(shù)分頻簡單 |
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| 4樓： | >>參與討論 |
| 作者： fxwang 于 2006/2/10 16:59:00 發(fā)布：
光說簡單，講講三 |
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| 5樓： | >>參與討論 |
| 作者： xiaomi 于 2006/2/11 21:01:00 發(fā)布：
不知道 真的不知道啊 |
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| 6樓： | >>參與討論 |
| 作者： rickyice 于 2006/2/12 8:01:00 發(fā)布：
re --------------------------------------------------------------------------------------------------- -- -- Title : thirdfreq -- Design : thirdfreq -- Author : chenlei -- Company : GROUP -- --------------------------------------------------------------------------------------------------- -- -- File : thirdfreq.vhd -- Generated : Mon Jul 26 13:24:25 2004 -- From : interface DESCRIPTION file -- By : Itf2Vhdl ver. 1.20 -- --------------------------------------------------------------------------------------------------- -- -- DESCRIPTION : -- --------------------------------------------------------------------------------------------------- --{{ Section below this comment is automatically maintained -- and may be overwritten --{entity {thirdfreq} architecture {thirdfreq}} library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; entity thirdfreq is PORT( clkin : in STD_LOGIC; rst : in STD_LOGIC; thirdfreq : out STD_LOGIC; -- three freq OUTPUT, 50% threecountp : out STD_LOGIC_VECTOR(1 downto 0); --not 50% threecountn : out STD_LOGIC_VECTOR(1 downto 0) --not 50% ); end thirdfreq; --}} End of automatically maintained section architecture thirdfreq of thirdfreq is signal threecntp : std_logic_vector(1 downto 0); signal threecntn : std_logic_vector(1 downto 0); signal thirdfreq_p : std_logic; signal thirdfreq_n : std_logic; begin -- enter your statements here -- thirdfreq <= thirdfreq_p and thirdfreq_n; u0: PROCESS(clkin,rst) begin if rst = '0' then threecntp <= "00"; else if clkin'event and clkin = '1' then if threecntp = "10" then threecntp <= "00"; else threecntp <= threecntp + '1'; end if; end if; end if; end PROCESS u0; threecountp <= threecntp; u1: PROCESS(clkin,rst) begin if rst = '0' then threecntn <= "00"; else if clkin'event and clkin = '0' then if threecntn = "10" then threecntn <= "00"; else threecntn <= threecntn + '1'; end if; end if; end if; end PROCESS u1; threecountn <= threecntn; u2: PROCESS(clkin,rst) begin if rst = '0' then thirdfreq_p <= '0'; else if clkin'event and clkin = '1' then if threecntp < "01" then thirdfreq_p <= '0'; else thirdfreq_p <= '1'; end if; end if; end if; end PROCESS u2; u3: PROCESS(clkin,rst) begin if rst = '0' then thirdfreq_n <= '0'; else if clkin'event and clkin = '0' then if threecntn < "01" then thirdfreq_n <= '0'; else thirdfreq_n <= '1'; end if; end if; end if; end PROCESS u3; end thirdfreq; |
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| 7樓： | >>參與討論 |
| 作者： rickyice 于 2006/2/12 8:03:00 發(fā)布：
re 在數(shù)字邏輯電路設(shè)計中，分頻器是一種基本電路。通常用來對某個給定頻率進行分頻，以得到所需的頻 率。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標(biāo)準的計數(shù)器，也可以采用可編程邏輯器件設(shè)計實現(xiàn)。但在某些 場合下，時鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時可采用小數(shù)分頻器進行分頻。比如：分頻系數(shù)為 2.5、3.5、7.5等半整數(shù)分頻器。筆者在模擬設(shè)計頻率計脈沖信號時，就用了半整數(shù)分頻器這樣的電路。由 于時鐘源信號為50MHZ，而電路中需要產(chǎn)生一個20MHZ的時鐘信號，其分頻比為2.5，因此整數(shù)分頻將不 能勝任。為了解決這一問題，筆者利用VIDL硬件描述語言和原理圖輸入方式，通過MAX+plus II開發(fā)軟件 和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整數(shù)分頻器電路的設(shè)計。 2 小數(shù)分頻的基本原理 小數(shù)分頻的基本原理是采用脈沖吞吐計數(shù)器和鎖相環(huán)技術(shù)先設(shè)計兩個不同分頻比的整數(shù)分頻器，然后通過 控制單位時間內(nèi)兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。如設(shè)計一個分頻系數(shù)為10.1的分 頻器時，可以將分頻器設(shè)計成9次10分頻，1次11分頻，這樣總的分頻值為： F=（9×10+1×11）/（9+1）=10.1 從這種實現(xiàn)方法的特點可以看出，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大。當(dāng)分 頻系數(shù)為N-0.5（N為整數(shù)）時，可控制扣除脈沖的時間，以使輸出成為一個穩(wěn)定的脈沖頻率，而不是一次 N分頻，一次N-1分頻。 3 電路組成 分頻系數(shù)為N-0.5的分頻器電路可由一個異或門、一個模N計數(shù)器和一個二分頻器組成。在實現(xiàn)時，模N計 數(shù)器可設(shè)計成帶預(yù)置的計數(shù)器，這樣可以實現(xiàn)任意分頻系數(shù)為N-0.5的分頻器。圖1給出了通用半整數(shù)分頻 器的電路組成。 采用VHDL硬件描述語言，可實現(xiàn)任意模N的計數(shù)器（其工作頻率可以達到160MHz以上），并可產(chǎn)生模N 邏輯電路。之后，用原理圖輸入方式將模N邏輯電路、異或門和D觸發(fā)器連接起來，便可實現(xiàn)半整數(shù)（N- 0.5）分頻器以及（2N-1）的分頻。 4 半整數(shù)分頻器設(shè)計 現(xiàn)通過設(shè)計一個分頻系數(shù)為2.5的分頻器給出用FPGA設(shè)計半整數(shù)分頻器的一般方法。該2.5分頻器由模3計 數(shù)器、異或門和D觸發(fā)器組成。 5 結(jié)束語 選用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件實現(xiàn)半整數(shù)分頻后，經(jīng)邏輯綜合后的適配分析結(jié) 果如表1所列。本例中的計數(shù)器為2位寬的位矢量，即分頻系數(shù)為4以內(nèi)的半整數(shù)值。若分頻系數(shù)大于4，則 需增大count的位寬。 |
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| 8樓： | >>參與討論 |
| 作者： rickyice 于 2006/2/12 8:04:00 發(fā)布：
re 先舉個例子，再說明原理，希望對大家有幫助！ |
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| 9樓： | >>參與討論 |
| 作者： zhang_2000 于 2006/2/16 21:11:00 發(fā)布：
貼一個前人的電路 合理的利用時鐘的上沿和下沿
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| 10樓： | >>參與討論 |
| 作者： zhang_2000 于 2006/2/16 21:18:00 發(fā)布：
自己改的電路 上面圖的是1.5分頻的 下圖 是2.5分頻的 跟句上面的想法,修改的電路
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| 11樓： | >>參與討論 |
| 作者： xiaoga 于 2006/2/20 16:55:00 發(fā)布：
哦，這樣啊 |
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