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利用FPGA實現(xiàn)異步FIFO設(shè)計
sp處理器做各種預(yù)處理。 ti公司推出的高性能數(shù)字信號處理芯片tms320c6000系列，工作頻率最高可達到1ghz，具有處理速度快、靈活、精確和可靠性高等優(yōu)點，作為數(shù)據(jù)采集系統(tǒng)中的主處理器，可以滿足實時性的要求?；谝陨峡紤]，北京合眾達公司開發(fā)了采用tms320c6416和fpga的高速高精度雙通道數(shù)據(jù)采集系統(tǒng)，每個通道的采樣率為3msps，最高可達10msps，采樣精度為14b。系統(tǒng)主要包括以下幾部分：高速a/d轉(zhuǎn)換、fifo數(shù)據(jù)緩存和edma數(shù)據(jù)傳輸，系統(tǒng)結(jié)構(gòu)框圖如圖1所示。 ad9243及轉(zhuǎn)換控制設(shè)計中采用的模數(shù)轉(zhuǎn)換器芯片是ad9243。ad9243是adi公司生產(chǎn)的14位、3msps高性能模數(shù)轉(zhuǎn)換器。ad9240與ad9243完全兼容，因此系統(tǒng)的最高采樣率可兼容到10msps。模數(shù)轉(zhuǎn)換器ad9243的時序控制與傳統(tǒng)的a/d有所不同，完全依靠時鐘控制采樣、轉(zhuǎn)換和數(shù)據(jù)輸出，在第一個時鐘的上升沿開始采樣轉(zhuǎn)換，第四個時鐘上升沿到來時，數(shù)據(jù)將出現(xiàn)在d1~d14端口上。本文采用系統(tǒng)自通電時起，a/d和時鐘電路始終處于工作狀態(tài)，對數(shù)據(jù)不停進行轉(zhuǎn)換，以減少誤碼率，提高采樣
DRM測試接收機的設(shè)計方案
模塊是接收機的關(guān)鍵模塊，其性能好壞直接影響接收效果，并且根據(jù)今后現(xiàn)場測試的情況，其算法存在調(diào)整的可能性.因此這些模塊通過arm實現(xiàn)。需要對算法進行調(diào)整時，只需修改軟件程序，重新載入arm即可，硬件部分無需改動。以實現(xiàn)測試接收機便于對各種算法的性能進行驗證和比較的目的。 4.2 硬件平臺結(jié)構(gòu) 測試接收機硬件平臺如圖3所示。fpga采用xilinx公司的virtexⅱxc2v500型芯片;arm采用三星公司的s3c4510b型arm7 tdmi芯片;adc模塊采用了ad公司14-bit的ad9243。fpga與arm之間通過雙口ram進行數(shù)據(jù)交互，使用hc245芯片作為地址和數(shù)據(jù)總線的驅(qū)動。 a/d采樣后的中頻數(shù)據(jù)送入fpga做正交解調(diào);fpga將解調(diào)后的數(shù)據(jù)寫入雙口ram同時給arm產(chǎn)生中斷信號;arm響應(yīng)外部中斷，將數(shù)據(jù)讀入、進行后續(xù)處理。如圖2中的流程，arm在處理完解交織后，將處理后的數(shù)據(jù)寫入雙口ram，同時向特定的地址寫控制字，fpga檢測到控制字后，將數(shù)據(jù)讀入.進行viterbi譯碼。fpga將viterbi譯碼結(jié)果寫入雙口ram，向arm發(fā)出中斷信號，arm

AD9243
單片的電路14位3MSPS模數(shù)轉(zhuǎn)換器；低功耗：110mW；單＋5V電源；積分非線性誤差：2.5LSB；微分非線性誤差：0.6LSB；輸入?yún)⒖荚肼暎?.36LSB；完整：片上采樣和保持放大器和電壓參考；信號與噪聲及失真率：79.0dB；無寄生動態(tài)范圍：91.0dB；超出指標范圍；直二進制輸出數(shù)據(jù)；44引腳MQFP封裝

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