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一種基于DDS和PLL技術(shù)本振源的設(shè)計與實現(xiàn)
雜散，其次是正確的電路鋪設(shè)和連接，dds的外圍電路并不復(fù)雜，主要由低壓差穩(wěn)壓電源ncp1117和低通濾波器sclf-30等組成。ad9954頻率控制字為32位，在本應(yīng)用中系統(tǒng)工作時鐘為100 mhz，輸出時鐘的頻率分辨率△f1=100 mhz／232=0．023 hz。ad9954相位控制字為14位，輸出時鐘的相位分辨率△φ1=360°/214=0.022。 2．2 pll部分 pll部分主要包括預(yù)分頻器、分頻器、鑒相器、環(huán)路濾波器和’vco。根據(jù)設(shè)計需要采用鎖相環(huán)頻率合成器集成芯片adf4112，它集成了預(yù)分頻器、分頻器、鑒相器等各種重要部件，如圖3所示。它由一個低噪聲數(shù)字鑒相器、一個高精度電荷泵、一個可編程參考分頻器(r分頻器)、一個可編程a，b計數(shù)器以及一個雙模分頻器p／p+1組成。6位a計數(shù)器、13位b計數(shù)器與雙模分頻器p／p+1共同組成了n分頻器，分頻比n=bp+a。數(shù)字鑒相器用來對r計數(shù)器和n計數(shù)器的輸出相位進行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內(nèi)部還有一個可編程延遲單元，用來控制翻轉(zhuǎn)脈沖的寬度，這個翻轉(zhuǎn)脈沖保證鑒相器的傳遞函數(shù)沒有死區(qū)，因此降低了相位噪

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