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ds1020價格行情

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歷史最低報價：￥14.0000 歷史最高報價：￥14.0000 歷史平均報價：￥14.0000

ds1020中文資料

  • FPGA的多路可控脈沖延遲系統(tǒng)

    片機(jī)重新向sram中寫程序，影響了系統(tǒng)的反應(yīng)速度。為了解決這一問題，系統(tǒng)選用actel公司的flash fpga，掉電后程序不易丟失，提高了系統(tǒng)的反應(yīng)速度。另外，fpga中的pll模塊能對外部時鐘源進(jìn)行分頻、倍頻，給計數(shù)器模塊提供觸發(fā)和計數(shù)脈沖。這些大大減少了芯片數(shù)目，提高了集成度，節(jié)省了系統(tǒng)面積和成本。然后，用vhdl語言對fpga進(jìn)行編程，實(shí)現(xiàn)硬件電路軟件化設(shè)計，控制各路時序，完成用數(shù)字方法對脈沖信號的延遲控制，此時分辨率可以達(dá)到10 ns級。 用模擬方法進(jìn)行延遲低位部分控制時，選用了ds1020延遲線芯片。只要在電路板上搭建多組以ds1020延遲線芯片為主的電路，就可以同時輸出多路脈沖序列。此時最大延遲分辨率可以達(dá)到0.15 ns級。本方案中各路計數(shù)器模塊和延遲線的延遲時間均可由mcu編程來動態(tài)調(diào)整，系統(tǒng)結(jié)構(gòu)框圖如圖1所示。 圖1 系統(tǒng)結(jié)構(gòu)框圖 3 方案實(shí)現(xiàn) 系統(tǒng)選用actel公司的proasic3 a3p250芯片實(shí)現(xiàn)數(shù)字部分。系統(tǒng)時鐘由外部50 mhz晶振提供，時鐘引腳連接到fpga的ccc全局時鐘引腳上；頻率可以通過fpga內(nèi)部的pll實(shí)現(xiàn)倍頻和分頻，設(shè)

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