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ds3168和ds3166的clad 在ds31612、ds3168和ds3166中,clad也由三個(gè)獨(dú)立的pll單元構(gòu)成。這些pll從參考時(shí)鐘輸入引腳(refclk)上的單一輸入時(shí)鐘產(chǎn)生多個(gè)時(shí)鐘,用于傳輸時(shí)鐘。為此,器件需要最多三種內(nèi)部時(shí)鐘,速率在ds3、e3和51.84。如果提供這三種頻率中的一種作為參考時(shí)鐘,另外兩種可以被合成出來。ds31612、ds3168和ds3166支持77.76mhz和19.44mhz參考時(shí)鐘頻率(這一點(diǎn)與ds3161、ds3162、ds3163和ds3164不同),從它可以產(chǎn)生所有三種內(nèi)部頻率。內(nèi)部時(shí)鐘可作為一個(gè)備選的端口發(fā)送時(shí)鐘。 當(dāng)使用clk45、clk34和clk52引腳作為時(shí)鐘輸入時(shí),還可以禁止clad,由外部提供所有三個(gè)時(shí)鐘。當(dāng)clad被禁止,而端口又被配置為使用clad時(shí)鐘作為發(fā)送時(shí)鐘時(shí),被配置為ds3、e3和cc52的端口將分別使用clk45、clk34和clk52上的時(shí)鐘。當(dāng)clad被禁止時(shí),clk45、clk34和clk52引腳上的時(shí)鐘頻率對于電路功能并無影響。但是,為了滿足某種成幀類型的標(biāo)