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DDR SDRAM控制器數(shù)據(jù)通道的設(shè)計(jì)與實(shí)現(xiàn)
1f 仿真工具進(jìn)行了功能仿真；用quartusⅱ7.1 軟件進(jìn)行綜合、時(shí)序分析、布局布線；用modelsim 進(jìn)行后仿真，仿真結(jié)果正確。選用cyclone iii fpga starter kit 開發(fā)板對(duì)本文提出的電路進(jìn)行調(diào)試。調(diào)試結(jié)果顯示，本文提出的電路可以穩(wěn)定工作，設(shè) 計(jì)滿足jesd79e 標(biāo)準(zhǔn)的要求，可以用于實(shí)際應(yīng)用中。 altera 公司在文獻(xiàn)[3]中提供了一個(gè)數(shù)據(jù)通道的參考設(shè)計(jì)，并將此參考設(shè)計(jì)與本文提出的電路用quartusⅱ軟件進(jìn)行綜合。選用cyclone iii 系列的ep3c25f324c6 器件作為應(yīng)用器件。表2 給出了綜合報(bào)告表，其中altera data-path 為altera 公司的參考設(shè)計(jì)電路，my data-path 為本文提出的電路。從表2 可以看出，本文提出的電路比altera 公司給出的參考設(shè)計(jì)電路在面積上不占優(yōu)勢(shì)，但在速度方面優(yōu)勢(shì)明顯。 6 結(jié)束語(yǔ) 本文根據(jù) jesd79e 標(biāo)準(zhǔn)的描述，對(duì)存儲(chǔ)器控制器進(jìn)行了模塊劃分，找出與控制器數(shù)據(jù) 通道相關(guān)的操作，然后以時(shí)鐘為坐標(biāo)，建立信號(hào)的時(shí)序模型，列出讀寫時(shí)序方程，最后按照時(shí)序和電路特性的要求設(shè)

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