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信號，通過ts 101的編程實現(xiàn)，訪問ram的有效地址由用戶定義。 3 pc104與cpld的連接關(guān)系 通過cpld，pc104要實現(xiàn)對雙端口ram的訪問，首先要考慮的是分配給ram的存儲地址，因為64 k×16 b的ram需要64 k的偶地址空間，或者說128 k的連續(xù)地址空間，工控機(jī)1 m以內(nèi)可由用戶使用的自由地址空間往往達(dá)不到128 k。所以應(yīng)將ram安排在1 m地址空間以外訪問。此時除了用到用于1 m尋址的地址線sa19~sa0，還要采用1 m外尋址的地址線la23~la17。需要注意的是，pc104的總線上的sa19~sa17與la19~la17是重復(fù)的。區(qū)別在于sa10~sa0是通過總線地址鎖存使能信號bale鎖存輸出，而la19~la17未經(jīng)鎖存，為保證在對ram訪問期內(nèi)地址信號一直有效，至少應(yīng)在cpld內(nèi)將la23~la20進(jìn)行bale鎖存。本文中將ram的地址安排在1 m地址空間外從100000 h開始的64 k偶地址。所有需要用到的pc104信號線都連接到cpld，cpld將sa16~sa1緩沖連接到ram，其余地址線譯碼產(chǎn)生ram左端口選通信號。pc1
的重視，具體地說就是將isa總線分成兩個插口（cardedge），與16位擴(kuò)展相關(guān)的信號都被分配到小的插口（添加的）上。除此之外，我們還可看到在信號關(guān)系方面，為了保持兼容性也做了相當(dāng)細(xì)致的工作。 下面，我們將在利用擴(kuò)展部分及存儲器空間的基礎(chǔ)上針對必須注意的信號進(jìn)行解說。在說明中，我們假設(shè)將isa總線的插口中靠近面板一側(cè)（較寬的一側(cè)）的稱為8位總線部分，將另一個插口稱為16位擴(kuò)展部分。 1. 地址 地址總線以不同的信號名稱交疊存在，8位總線部分為sa0～sa19，16位擴(kuò)展部分為la17～la23。pc／at的思路是將主存儲器也擴(kuò)展到isa總線上，因此，只要認(rèn)為可以在1m字節(jié)（100000h地址）以上的范圍內(nèi)簡單配置以128k字節(jié)為單位的擴(kuò)展存儲器卡、擁有到la17為止的地址即可。 2. 存儲器讀／寫信號 存儲器的讀／寫信號在8位總線部分具有smemr及smemw信號，而在16位擴(kuò)展部分具有memr及memw信號。 兩者雖然具有完全相同的意思，但有效的范圍不同。memr和memw在進(jìn)行isa總線的存儲器存取操作中必須有效，而smemr及smemw只在存取1m字節(jié)
力可達(dá)到100 mb／s,具有改進(jìn)型的8位hpi接口，有16 k*16 bit daram，以及4 k*l6 bit rom存儲空間。具有較高的性價比[3]。 2．2 pci9052與tms320vc5402的接口 pci9052的局部總線設(shè)置為8位局部總線，采用地址數(shù)據(jù)非復(fù)用模式，pci9052和tms320vc5402的接口電路如圖2所示[4,5]。此時，lbe1為la1，lbe0為la0。將pci9052的lbe0接hpi的hbil，用以區(qū)分第一字節(jié)和第二字節(jié)。pci9052的la17接tms320vc5402的hcntl1，la16接hc-ntl0，以選擇hpi寄存器。pci9052的lad[0：7]接tms320vc5402的hd[7：0]。tms320vc5402的hint反向后接至pci9052的lint1，之所以反向是由于hint低電平有效，而unt1是高電平有效。pci9052的lw／r反向后接至tms320vc5402的hr／w，因為lw／r高電平表示寫，低電平表示讀；而hr／w高電平表示主機(jī)要讀hpi，低電平表示主機(jī)要寫hpi。pci9052的cs0與cs1相
期內(nèi)完成兩次fifo寫操作。當(dāng)fifo數(shù)據(jù)到達(dá)半滿時，cpld便向pci9054發(fā)出中斷申請，并由pci9054將該申請傳入計算機(jī)。若系統(tǒng)響應(yīng)該中請，則在中斷響應(yīng)程序內(nèi)發(fā)出讀命令，以讀取字節(jié)數(shù)和地址信號等。 pci9054通過lhold申請local總線控制權(quán)，而cpld則通過lholda響應(yīng)，以使pci9054能得到局部總線的控制權(quán)。pci9054首先將pci地址窄間映射到本地地址空間，接著啟動本地總線的散聚dma周期。cpld收到讀信號(lw／r)、地址選通信號(ads)和地址(la16、la17)后便開始傳送數(shù)據(jù)。當(dāng)la16位為0，la17位為1時，系統(tǒng)將使能后三片fifo的讀使能端(ren2)，以使后三片fifo數(shù)據(jù)線上的q0～q31有效而同時也使pci9054的準(zhǔn)備好信號(ready)有效，開始數(shù)據(jù)傳送。在最后一個數(shù)據(jù)傳送之前，blast信號有效，之后，cpld將在一個時鐘周期后使fifo的讀使能(ren1或ren2)無效，從而完成一次數(shù)據(jù)傳送過程。 3.3 控制程序設(shè)計 pci9054單周期讀、寫和dma讀的vhdl語言時序控制狀態(tài)機(jī)設(shè)計如圖4所示。圖中，s0為空閑狀態(tài)。當(dāng)本
換電路、放大濾波電路等。系統(tǒng)總體結(jié)構(gòu)如圖1所示。 2 pc104總線及數(shù)據(jù)接收電路 pc104總線是專門為嵌入式系統(tǒng)開發(fā)的系統(tǒng)總線，是一種自堆棧式、模塊化的總線，它基于isa總線發(fā)展而來，有16位和8位兩種接口方式(分別為64+40引腳和64引腳端口結(jié)構(gòu))，該總線具有結(jié)構(gòu)緊湊、便攜、可靠、功耗低、易擴(kuò)展等優(yōu)點(diǎn)。對于工程開發(fā)而言，常用的引腳主要有以下幾個： sd0～sd7，sd8～sd15：數(shù)據(jù)總線，當(dāng)采用8位接口方式時，只有sd0～sd7工作； sa0～sa19，la17～la23：地址信號，對端口進(jìn)行操作時使用sa0～sa9； aen：dma選通信號，為高電平時表示處于dma模式； iow，ior：端口寫、讀信號，低電平有效； sysclk：系統(tǒng)提供的基準(zhǔn)時鐘信號，是標(biāo)準(zhǔn)的方波信號，約為8 mhz； vcc，gnd，+12 v，-12 v：系統(tǒng)提供的電源接口。 數(shù)據(jù)接收電路就是要在正確的時序上將所需的數(shù)據(jù)進(jìn)行提取，還要實現(xiàn)將電路工作狀態(tài)傳送回總線，以便總線決定是否發(fā)送下組數(shù)據(jù)的功能。由于pc104總線最高支持約8 mhz的時鐘頻率
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