基于龍芯IP核Soc芯片的FPGA驗(yàn)證技術(shù)研究

分設(shè)計(jì)，fpga和asic的工程師都使用hdl平臺(tái)。設(shè)計(jì)仿真主要包括功能仿真和網(wǎng)表仿真，設(shè)汁仿真需要rtl代碼或綜合后的hdl網(wǎng)表和驗(yàn)證程序，有時(shí)候還需要測(cè)試數(shù)據(jù)，測(cè)試數(shù)據(jù)可能是代碼編譯后的二進(jìn)制文件或使用專門的工具采集的數(shù)據(jù)。布局布線工具利用綜合生成的網(wǎng)表、調(diào)用模塊的網(wǎng)表，根據(jù)布局布線目標(biāo)，把設(shè)計(jì)翻譯成原始的目標(biāo)工藝，最后得到生成編程比特流所需的數(shù)據(jù)文件。布局布線一般需要的輸人輸出與調(diào)用關(guān)系如圖4所示。布局布線目標(biāo)包括所使用的fpga具體型號(hào)等，約束條件包括管腳位置、管腳電平邏輯（lvtil、lcmos等）需要達(dá)到的時(shí)鐘頻率，有時(shí)包括部分模塊的布局、塊ram的位置等。在一般設(shè)計(jì)中，只需要注意管腳位置和需要達(dá)到的時(shí)鐘頻率，邏輯端口與fpga管腳的對(duì)應(yīng)取決于pcb板的設(shè)計(jì)。 圖3 fpga的典型開(kāi)發(fā)流程 圖4布局布線的輸入輸出與調(diào)用關(guān)系 2．2驗(yàn)證平臺(tái)的系統(tǒng)設(shè)計(jì) 本驗(yàn)證平臺(tái)fpga采用altera公司的cyclone ⅱep2c70，該器件采用了tsmc領(lǐng)先的90 nm低電介工藝技術(shù)生產(chǎn)⒊支持4個(gè)可編程鎖相環(huán)（pll），提供靈活的時(shí)鐘管理和頻率合成能力；包含了150個(gè)18×