1、概 述

　　隨著大規(guī)模集成電路水平的發(fā)展，以數(shù)字信號(hào)處理器（Digital Signal Process，DSP）為基礎(chǔ)的實(shí)時(shí)數(shù)字信號(hào)處理技術(shù)正在迅速發(fā)展，現(xiàn)已廣泛應(yīng)用于圖像處理技術(shù)、語(yǔ)聲處理、智能化儀表、生物醫(yī)學(xué)與工程、通信、自動(dòng)控制等領(lǐng)域。由 Analog Device 公司生產(chǎn)的 ADSP 是應(yīng)用非常廣泛的一類 DSP，其典型產(chǎn)品有定點(diǎn)的 ADSP2181 和浮點(diǎn)的 ADSP21060。

　　在許多實(shí)際系統(tǒng)中，需要采用多片DSP級(jí)聯(lián)的方式進(jìn)行處理。因此，ADSP2181 經(jīng)常經(jīng)級(jí)聯(lián)后用在實(shí)際系統(tǒng)中，我們?cè)O(shè)計(jì)了基于ISA總線的通用多 DSP 目標(biāo)系統(tǒng)，這種系統(tǒng)可以用于早期研發(fā)及各種算法的硬件平臺(tái)，他對(duì)縮短實(shí)際系統(tǒng)開發(fā)周期、項(xiàng)目預(yù)研等都有重要意義和應(yīng)用價(jià)值。

　　2、 通用多DSP目標(biāo)系統(tǒng)的構(gòu)成

　　通用多 DSP 目標(biāo)系統(tǒng)的構(gòu)成由 6 片 ADSP2181、2 片 A/D 變換器以及實(shí)現(xiàn)邏輯功能的 FPGA 組成，其原理框圖如圖 1 所示。

　?。?）處理系統(tǒng)

　　整個(gè)處理系統(tǒng)由 6 片 DSP 構(gòu)成，他完成對(duì) 2 路模擬信號(hào)的采集和數(shù)據(jù)處理。本系統(tǒng)采用的是 Analog Device 公司較為典型的定點(diǎn)DSP系列 ADSP2181，相鄰 2 片 DSP 之間的串口數(shù)據(jù)的發(fā)送與接收、幀同步信號(hào)的發(fā)送與接收分別對(duì)應(yīng)相連，數(shù)據(jù)的傳輸采用自動(dòng)緩沖的方式。

　?。?）系統(tǒng)輸入

　　系統(tǒng)輸入的模擬信號(hào)由 2 路為 12b 的串行 A／D 變換器完成，采樣率達(dá) 400kS／s，輸入模擬量為單極性（0～2．5V）信號(hào)。模擬信號(hào)經(jīng) A／D 變換器后以串行方式送入第 1 片 DSP。

　　（3）時(shí)序控制

　　系統(tǒng)時(shí)序控制由 FPGA（Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)，系統(tǒng)采用 Altera 公司的 FPGA 芯片 EPFl0K10，其實(shí)現(xiàn)的主要功能有：

　?、佼a(chǎn)生 ISA 總線對(duì)各片 DSP 訪問的地址譯碼與控制；

　　②產(chǎn)生通過 IDMA 端口訪問 DSP 所需的控制信號(hào) IAL，IWR， IRD 和 IS；

　　③產(chǎn)生各個(gè) DSP 的復(fù)位信號(hào)；

　　④產(chǎn)生滿足 A／D 轉(zhuǎn)換器時(shí)序要求的控制信號(hào) CLK（串口時(shí)鐘）和 CONV（轉(zhuǎn)換控制）。

　　另外，F(xiàn)PGA 還完成了 DSP 與 ISA 總線之間數(shù)據(jù)傳輸所需的控制時(shí)序，有效地保證了數(shù)據(jù)傳輸?shù)目煽啃浴?/p>

　　3 、通用多 DSP 目標(biāo)系統(tǒng)的硬件設(shè)計(jì)

　　（1）目標(biāo)系統(tǒng)的地址分配與實(shí)現(xiàn)

　　每塊 DSP 目標(biāo)板只占用一組端口地址，每組地址共 4 個(gè)：數(shù)據(jù)端口、地址端口、復(fù)位端口和控制端口。組起始地址通過 4b 跳線開關(guān)加以選擇，設(shè)開關(guān)值為 n，則板卡起始地址為 360-4×n（記作 port），其他 3 個(gè)端口地址分別為 port+2，port+4，port+6。在 FPGA 中采用如圖 2 所示的邏輯，實(shí)現(xiàn)了目標(biāo)系統(tǒng)板端口地址的動(dòng)態(tài)分配。

　　數(shù)據(jù)端口 port 用于實(shí)現(xiàn)對(duì) DSP 內(nèi)部存儲(chǔ)器的讀寫操作，完成 DSP 與上位機(jī)之間的數(shù)據(jù)傳輸。

　　地址端口 port+2 用于提供對(duì) DSP 進(jìn)行讀寫操作時(shí) DSP 內(nèi)部程序存儲(chǔ)區(qū)（PM）或數(shù)據(jù)存儲(chǔ)區(qū)（DM）的起始地址。

　　復(fù)位端口 port+4 用于對(duì) DSP 進(jìn)行復(fù)位操作，實(shí)現(xiàn)對(duì) DSP 的軟復(fù)位。

　　控制端口 port+6 用于選擇要操作的 DSP。

　?。?）控制信號(hào)的形成

　　目標(biāo)板上 6 片 DSP 占用同一端口地址，系統(tǒng)工作時(shí)，可以對(duì)任意 DSP 的任一數(shù)據(jù)區(qū)進(jìn)行讀寫操作。對(duì) DSP 的片選信號(hào)是通過對(duì)控制端口的操作來(lái)實(shí)現(xiàn)的。當(dāng) A2A1=11 時(shí)，對(duì)應(yīng)于 DSP 的控制端口，這時(shí)數(shù)據(jù)線的低 3 位（DATA［2．．0］）用于指定 6 個(gè) DSP 中的一個(gè)。

　　4 、軟件設(shè)計(jì)

　　ADSP2181 片內(nèi)集成了一個(gè)可以訪問其內(nèi)部存儲(chǔ)器的 16 b IDMA 端口，主機(jī)通過此端口可以訪問 ADSP2181 片內(nèi)的程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器的任一單元，實(shí)現(xiàn)對(duì) DSP 文件、傳輸數(shù)據(jù)等操作，這一過程是通過上位機(jī)對(duì) DSP 的 IDMA 端口的操作來(lái)完成的。本文設(shè)計(jì)了基于 VB 的通用多 DSP 目標(biāo)系統(tǒng)的軟件，通過上位機(jī)對(duì)目標(biāo)系統(tǒng)進(jìn)行各種操作。

　?。?）端口選擇 選擇一組端口地址，他應(yīng)與目標(biāo)板的端口地址相一致；

　?。?）處理器選擇 選擇所要進(jìn)行讀寫操作及的處理器號(hào)（1#～6#）；

　　（3）文件選擇 選擇要加載到指定 DSP 的程序；

　?。?） 執(zhí)行操作，并自動(dòng)檢查加載是否成功，若不成功，則重新加載；

　　（5）讀處理器選擇 調(diào)用讀處理器模塊，讀選定處理器的指定單元的內(nèi)容；

　?。?）寫處理器選擇 調(diào)用寫處理器模塊，在所選的處理器的指定單元寫入數(shù)據(jù)。

　　5 、結(jié) 語(yǔ)

　　通用多 DSP 目標(biāo)系統(tǒng)，在地址分配上充分考慮到了 ISA 總線和定點(diǎn) ADSP2181 的特點(diǎn)，采用地址的動(dòng)態(tài)分配技術(shù)，有效地節(jié)省了系統(tǒng)的資源。軟件可以對(duì) 1 片或多片 DSP 進(jìn)行文件、讀、寫等操作，極大地增強(qiáng)了系統(tǒng)的通用性與靈活性。該系統(tǒng)可用于各種算法的硬件平臺(tái)和早期研發(fā)，具有較高的應(yīng)用價(jià)值。