1、差分時鐘

　　差分時鐘是DDR的一個非常重要的設計，是對觸發(fā)時鐘進行校準，主要原因是DDR數(shù)據(jù)的雙沿采樣。由于數(shù)據(jù)是在時鐘的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就對CK的上下沿間距有了  的控制的要求。一般說來，因為溫度、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用，因為，CK上升沿快下降沿慢，CK#則是上升沿慢下降沿快。也就是，與CK反相的CK#保證了觸發(fā)時機的準確性。

　　2、數(shù)據(jù)選取脈沖（DQS）

　　DQS是DDRSDRAM中的另一項關鍵技術，它的功能是用來在一個時鐘周期內(nèi)準確的區(qū)分出每個傳輸周期，并便于接收方準確接收數(shù)據(jù)。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由芯片發(fā)來的DQS信號，讀取時，則由內(nèi)存生成DQS向芯片發(fā)送。因此可以認為DQS就是數(shù)據(jù)的同步信號。

　　我們知道DDR之前的SDR就是使用clock來同步的，因此理論上，DQ的讀寫時序完全可以由clock來同步。但是，由于速度提高之后，可用的時序余量越來越小，而引入DQS是為了降低系統(tǒng)設計的難度和可靠性，也就是可以不用考慮DQ和clock之間的直接關系，只用分組考慮DQ和DQS之間的關系，很容易同組同層處理。

　　DQ和DQS只是組成了源同步時序的傳輸關系，可以保證數(shù)據(jù)在接收端被正確的鎖存，但是IC工作時，內(nèi)部真正的同步時鐘是clock而不是DQS，數(shù)據(jù)要在IC內(nèi)部傳輸存儲同樣需要和clock（內(nèi)部時鐘比外部時鐘慢）去同步，所以就要求所有的DQ信號還是同步的，而且和clock保持一定的關系，所以就要控制DQS和clock之間的延時了。

　　在寫入時，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿。

　　3、延遲鎖定回路（DLL）

　　第三個關鍵技術是DLL技術，也就是延遲鎖定回路。需要這種技術的原因是，內(nèi)外時鐘的不同步問題。內(nèi)外時鐘不同步在SDRAM中就存在了，不過因為它的工作/傳輸頻率較低，所以內(nèi)外同步問題并不突出。但是，DDRSDRAM對時鐘的  性有著很高的要求，而DDRSDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘，在理論上DDRSDRAM這兩個時鐘應該是同步的，但由于種種原因，比如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩(wěn)定的情況。我們熟悉的DDRSDRAM的tAC就是因為內(nèi)部時鐘與外部時鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯誤。

　　怎么解決呢？實際上，因為不同步就是一種正/負延遲，如果延遲不可避免，那么若是設定一個延遲值，如一個時鐘周期，那么內(nèi)外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會  統(tǒng)一，所以需要根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實現(xiàn)與外部時鐘的同步，這就是DLL的任務。

　　DLL主要的目的就是生成一個延遲量給內(nèi)部時鐘，來補充正負不同步造成的正負延遲。

　　有了這些技術就構成了內(nèi)存帝國的  基本的元素，之后的DDR2，DDR3和DDR4以及  的DDR5將以此為基礎，內(nèi)存的功耗及頻率得到  又  的飛躍。