JK 觸發(fā)器
　　以下討論假設正邏輯 - 具有高電平有效輸入的邏輯 1。
　　字母 J 和 K 來自其發(fā)明者 Jack Kilby 的首字母縮寫。

　　JK觸發(fā)器消除了SR觸發(fā)器真值表的不確定性。圖 1顯示了 JK 觸發(fā)器的構建模塊。

　　圖 1.JK觸發(fā)器。
　　JK 觸發(fā)器由一個 SR 觸發(fā)器和兩個添加的與門（A1 和 A2）組成。A1接收數(shù)據輸入J和輸出Q?。A2接收數(shù)據輸入K和輸出Q。
　　表 1顯示了 J 和 K 的四種可能組合。由于 J 和 K 的每個分組都有 Q 的兩種可能狀態(tài)，因此該表有八行。該表還顯示為每個輸入組合計算的 S 和 R 輸入。Q n +1 列來自 S 和 R 輸入以及 SR 觸發(fā)器的真值表。一列突出顯示了 Q n +1 的終條件。

　

　　表 1. JK 觸發(fā)器的真值表。
　　表2的真值表是表1的總結。

　

　　補充
　?。ㄇ袚Q）
　　表 2. JK 觸發(fā)器的匯總真值表。
　　我們可以看到，真值表與 SR 觸發(fā)器對應的真值表類似，除了輸入 Jn = 邏輯 1、Kn = 邏輯 1，其中輸出 Qn+1 改變狀態(tài)（如果是邏輯 0，則變?yōu)檫壿?0）邏輯 1，如果是邏輯 1，則變?yōu)檫壿?0），從而消除了歧義。
　　必須注意的是，如前一篇文章所述，在應用時鐘脈沖時會出現(xiàn)這些輸出。

　　JK 觸發(fā)器的替代構建模塊

　　圖 2顯示了 JK 觸發(fā)器的另一個構建模塊。

　　圖 2. JK 觸發(fā)器的替代構建塊。
　　此配置使用 SR 觸發(fā)器的構建塊，但向 NAND 門 N3 和 N4 添加了一個輸入端子，提供來自 N1 和 N2 輸出的反饋。
　　然而，存在一個與集成電路中脈沖的快速傳播速度相關的稱為競爭條件的問題。如果時鐘在足夠長的時間內保持高電平，這種情況可能會在輸出處產生不明確的值。與反饋連接串聯(lián)的延遲線可以解決問題，但這并不實用，并且有更好的解決方案。
　　當為觸發(fā)器計時的脈沖寬度大于觸發(fā)器的傳播延遲時，輸出處的狀態(tài)變化是不可靠的。傳播延遲通常很小，并且出現(xiàn)競爭情況的可能性相當高。
　　具有預設和清除輸入的 JK 觸發(fā)器

　　經常需要將觸發(fā)器清除為邏輯 0 狀態(tài) (Q = 0) 或將其預設為邏輯 1 狀態(tài) (Q = 1)。

　　圖 3中與非門 N1 和 N2 的兩個附加輸入設置 JK 觸發(fā)器的初始狀態(tài)。
　　圖 3.具有預設和清除輸入的 JK 觸發(fā)器。
　　清零操作使輸出 Q 變?yōu)檫壿嫷碗娖?。實現(xiàn)這一目標需要將清除輸入 Cr = 邏輯 0 和預設輸入 Pr 設置為邏輯 1。當 Cr = 邏輯 0 時，N2 的輸出為 Q? = 邏輯 1，反饋至 N1 輸入。如果 Ck = 邏輯 0，則 N3 的輸出為邏輯 1。在這種情況下，N1 的所有輸入均為邏輯 1，其輸出 Q = 邏輯 0。
　　要將輸出設置為邏輯高電平，清除輸入 Cr = 邏輯 1，預設輸入 Pr = 邏輯 0，然后 N1 的輸出為 Q = 邏輯 1。檢查電路的其余部分，我們看到 Q = 邏輯 1返回到 N2 輸入，并且由于 Ck = 0，N4 的輸出為邏輯 1。因此，N2 的所有輸入均為邏輯 1，其輸出為 Q? = 邏輯 0，正如預期的那樣。
　　預設和清除數(shù)據不與時鐘同步，而是在時鐘脈沖之間應用，即當Ck=0時。
　　要啟用觸發(fā)器，請在下一個脈沖出現(xiàn)之前將輸入 Pr 和 Cr 保持為邏輯 1。輸入 Pr = Cr = 邏輯 0 導致不確定狀態(tài)。
　　表 3顯示了該器件的真值表。

　

　　（切換）
　　X = 任意值
　　表 3.具有預設和清除輸入的 JK 觸發(fā)器的真值表。
　　請注意，表 3的“啟用”部分與表 2中所示的輸出相匹配。

　　具有預設和清除輸入的 JK 觸發(fā)器的邏輯符號

　　圖 4顯示了具有預設和清除輸入的 JK 觸發(fā)器的邏輯符號。
　　圖 4.具有預設和清除輸入的 JK 觸發(fā)器的邏輯符號。
　　JK主從觸發(fā)器
　　分析 JK 主從配置很有趣，因為這是克服競爭條件的一種方法。

　　圖 5顯示了兩個 JK 觸發(fā)器的級聯(lián)。個觸發(fā)器是主觸發(fā)器，第二個觸發(fā)器是從觸發(fā)器。主站的輸出饋送從站的輸入，從站的輸出饋送主站的輸入。

　　圖 5.JK主從觸發(fā)器。
　　從觸發(fā)器的時鐘是主觸發(fā)器時鐘的補充。
　　主從觸發(fā)器是脈沖觸發(fā)的。時鐘脈沖 Ck = 邏輯 1 使能主觸發(fā)器并禁用從觸發(fā)器。因此，主觸發(fā)器會改變狀態(tài)（遵循表 2中所示的 JK 觸發(fā)器真值表），但從觸發(fā)器不能改變狀態(tài)，從而在 Ck=邏輯 1 時保持 Q 恒定，從而避免競爭問題。
　　時鐘脈沖 Ck = 邏輯 0 禁用主觸發(fā)器并啟用從觸發(fā)器。因此，從觸發(fā)器根據其 J 和 K 輸入處的邏輯狀態(tài)改變狀態(tài)。
　　主觸發(fā)器將其內容傳輸?shù)綇挠|發(fā)器，并且被禁用的主觸發(fā)器獲取新的輸入而不影響輸出。
　　總而言之，當 Ck= 邏輯 1 時，輸出 Q 不會改變，而當 Ck= 邏輯 1 時，QM 根據 JK 觸發(fā)器真值表跟隨輸入；當脈沖結束時，Q 根據 QM 的值而變化。
　　D（延遲）觸發(fā)器
　　該觸發(fā)器具有單個輸入 (D)，其工作原理是當時鐘脈沖出現(xiàn)時，輸入處的信息會傳輸?shù)捷敵?Q，充當 1 位延遲器件。表4給出了其真值表。

　　表 4. D 觸發(fā)器的真值表。
　　從表 4中我們可以看到，當時鐘脈沖出現(xiàn)時，輸入會傳輸?shù)捷敵?，而不管輸出之前的狀態(tài)如何。這就是為什么可以制作簡化的真值表（表 5）。

　

　　表 5. D 觸發(fā)器的匯總真值表。

　　實現(xiàn) D 觸發(fā)器的一種方法是向 JK 觸發(fā)器添加一個反相器，以便輸入 K 是輸入 J 的補碼，如圖6所示。

　　圖 6.AD觸發(fā)器。
　　我們可以從表2中的JK真值表中推導出表5中的D觸發(fā)器真值表。

　　實現(xiàn)D觸發(fā)器的另一種方法是用SR觸發(fā)器替換圖6中的JK觸發(fā)器，如圖7所示。通過這種配置，它也可以用作鎖存器。

　　圖 7.D觸發(fā)器的另一種配置。
　　在這種配置中，S和R永遠不可能具有相同的邏輯狀態(tài)，因此不可能出現(xiàn)模糊狀態(tài)S=S=邏輯1，滿足表5中的真值表。

　　圖 8顯示了 D 觸發(fā)器的邏輯符號。
　　圖 8.D觸發(fā)器的邏輯符號。
　　T觸發(fā)器
　　該觸發(fā)器（稱為 T 表示“切換”）與 D 觸發(fā)器一樣，從單個輸入接收信息，有助于構建邏輯算術單元。
　　當 T 觸發(fā)器的輸入 T 為邏輯高電平時，T 觸發(fā)器會隨每個時鐘脈沖改變狀態(tài)。如果 T = 0，則輸出狀態(tài)沒有變化。
　　表 6顯示了 T 觸發(fā)器的真值表。

　　

　　表 6. T 觸發(fā)器的真值表。

　　請注意，輸出僅在時鐘信號的有效邊沿改變狀態(tài)。圖 9顯示了 T 觸發(fā)器的電路配置。這種布置將 JK 觸發(fā)器的 J 和 K 輸入連接在一起。

　　圖 9. AT 觸發(fā)器。

　　圖 10顯示了 T 觸發(fā)器的邏輯符號。

　　圖 10. T 觸發(fā)器的邏輯符號。
　　商用 CMOS JK 觸發(fā)器

　　作為商用 JK 觸發(fā)器的說明，圖 11顯示了 Fairchild CD4027BC（具有置位和復位功能的 CMOS 雙 JK 主/從觸發(fā)器）的邏輯圖。

　　圖 11. Fairchild CD4027BC的邏輯圖  。
　　根據 Fairchild 的數(shù)據表，“CD4027BC 雙 JK 觸發(fā)器是單片互補 MOS (CMOS) 集成電路，采用 N 溝道和 P 溝道增強模式晶體管構建。每個觸發(fā)器具有獨立的 J、K、置位、復位和時鐘輸入和緩沖 Q 和 Q? 輸出。”
　　關于 CMOS JK、D 和 T 型觸發(fā)器
　　JK 觸發(fā)器的性能與 SR 觸發(fā)器類似，但禁止的組合 S = R = 邏輯 1 – JK 觸發(fā)器允許兩個輸入均為邏輯 1，這使得觸發(fā)器輸出隨每個時鐘脈沖切換。
　　主從觸發(fā)器消除了競賽難度。這種類型的觸發(fā)器以級聯(lián)配置組合了兩個 JK 觸發(fā)器。一個JK觸發(fā)器為主，另一個為從。該電路還包括一個逆變器。
　　D 型觸發(fā)器可用于向數(shù)據路徑引入延遲。
　　T 型觸發(fā)器具有單個數(shù)據輸入，并充當切換開關，隨著每個時鐘脈沖改變狀態(tài)。
　　數(shù)字 CMOS IC 系列中提供觸發(fā)器。