為了提高觸發(fā)器的可靠性，增強抗干擾能力，希望觸發(fā)器的次態(tài)僅僅取決于 CLK信號下降沿(或上升沿)到達時刻輸入信號的狀態(tài)。而在此之前和之后輸入狀態(tài)的變化對觸發(fā)器的次態(tài)沒有影響。為實現(xiàn)這一設想，人們相繼研制成了各種邊沿觸發(fā)(edge-triggered)的觸發(fā)器電路。目前已用于數(shù)字集成電路產品中的邊沿觸發(fā)器電路有用兩個電平觸發(fā) D觸發(fā)器構成的邊沿觸發(fā)器、維持阻塞觸發(fā)器、利用門電路傳輸延遲時間的邊沿觸發(fā)器等幾種較為常見的電路結構形式。1.用兩個電平觸發(fā) D觸發(fā)器組成的邊沿觸發(fā)器　　

上一節(jié)中講到，用兩個電平觸發(fā) SR觸發(fā)器能構成脈沖觸發(fā)的觸發(fā)器，而在這一節(jié)中要介紹的是用兩個電平觸發(fā) D觸發(fā)器構成邊沿觸發(fā)的觸發(fā)器。

　　圖5.5.1(a)是用兩個電平觸發(fā) D 觸發(fā)器組成邊沿觸發(fā) D 觸發(fā)器的原理性框圖，圖中的FF和FF是兩個電平觸發(fā)的D 觸發(fā)器(也稱為D 型鎖存器)。由圖可見，當CLK 處于低電平時，CLK為高電平，因而FF的輸出Q跟隨輸入端D的狀態(tài)變化，始終保持。Q=D。與此同時，CIK為低電平，F(xiàn)F的輸出(Q(也就是整個電路的輸出 Q)保持原來的狀態(tài)不變?！?/p>

   　當CLK由低電平跳變至高電平時，(CLK隨之變成了低電平，于是Q保持為 CLK 上升沿到達前瞬間輸入端D的狀態(tài)，此后不再跟隨D的狀態(tài)而改變。與此同時，CLK跳變?yōu)楦唠娖剑?Q與它的輸入狀態(tài)相同。由于FF的輸入就是FF的輸出Q,所以輸出端Q 便被置成了與CLK 上升沿到達前瞬時D端相同的狀態(tài)，而與以前和以后 D端的狀態(tài)無關。

　　目前在CMOS 集成電路中主要采用這種電路結構形式制作邊沿觸發(fā)器。圖5.5.1(b)就是 CMOS 邊沿觸發(fā) D 觸發(fā)器的典型電路,其中FF和FF是兩個利用 CMOS 傳輸門組成的電平觸發(fā) D 觸發(fā)器。當CLK=0時,C=0C′=1,TG1導通、TG截止，D端的輸入信號送入FF,使。Q=D。而且，在CLK=0期間(Q的狀態(tài)將一直跟隨D的狀態(tài)而變化。同時，由于TG截止TG導通，F(xiàn)F保持原來的狀態(tài)不變。
　　當 CLK的上升沿到達時，C=1,C′=0,TG變?yōu)榻刂?、TG變?yōu)閷?。由于反相器G輸入電容的存儲效應，G輸入端的電壓不會立刻改變，于是(Q在TG,變?yōu)榻刂骨暗臓顟B(tài)被保存了下來。同時，隨著TG變?yōu)榻刂埂G變?yōu)閷?Q的狀態(tài)通過TG和G,G送到了輸出端，使Q=D(CLK上升沿到達時D的狀態(tài))。因此，這是一個上升沿觸發(fā)的 D 觸發(fā)器。
　　在圖形符號中，用CLK輸入端處框內的“>”表示觸發(fā)器為邊沿觸發(fā)方式。在特性表中，則用CLK一欄里的“↑”表示邊沿觸發(fā)方式，而且是上升沿觸發(fā)，如表5.5.1中所示。(如果是下降沿觸發(fā)，則應在 CLK 輸入端加畫小圓圈，并

　　為了實現(xiàn)異步置位、復位功能，需要引入。S和R信號。因為S和R是以高電平作為置1 和置0輸入信號的，所以必須把圖5.5.1(b)中的4個反相器改成或非門，形成圖5.5.2所示的電路。S和R端的內部連線在圖中以虛線示出。SDCCGGDTGTGQCC′CCCCGGCLK、TGTGQ′C′CR圖5.5.2 帶有異步置位、復位端的CMOS邊沿觸發(fā) D 觸發(fā)器*2. 維持阻塞觸發(fā)器　　

   邊沿觸發(fā)器的另一種電路結構形式是維持阻塞結構。在 TTL電路中，這種電路結構形式用得比較多。　

　圖5.5.3是維持阻塞結構SR觸發(fā)器的電路結構圖。這個電路是在電平觸發(fā)的同步SR觸發(fā)器的基礎上演變而來的。

　　如果不存在①、②、③、④這4 根連線,門GG就是一個普通的電平觸發(fā)SR 觸發(fā)器。假如能保證CLK 由低電平跳變?yōu)楦唠娖揭院?，無論S′和R′的狀態(tài)如何改變而S 和 R 始終不變，那么觸發(fā)器的次態(tài)將僅僅取決于 CLK上升沿到時輸入的狀態(tài)?！?/p>

   　為了達到這個目的，首先在電路中增加了G,G6兩個與非門和①、②兩根連線，使(G和G,形成一個SR鎖存器，G和G形成另一個SR鎖存器。　

   　有③、④兩根線存在，當CLK 由低電平變成高電平時，S′或R′端的低電平輸入信號將立刻被存入這兩個SR 鎖存器GS3)中，此后即使S或R′的低電平信號消失，S 和 R 的狀態(tài)也能維持不1SG變。因此，將①稱為置 1 維持線，Q將②稱為置0 維持線。GCLK-　　由于工作過程中可 能遇到GQCLK=1期間先是、S′=0、R′=1,隨RG后又變?yōu)?、S′=1、R′=0的情況(或2者相反的變化情況)，所以、G、GR′4和、G、G組成的兩個鎖存器可能G先后被置成、S=1、R=1的狀態(tài)。

  圖5.5.3 維持阻塞結構邊沿觸發(fā) SR觸發(fā)器而對于由GG組成的電平觸發(fā)SR 觸發(fā)器來說，S 和 R 同時為1的狀態(tài)是不允許的。
　　為避免出現(xiàn)這種情況，又在電路中增加了③、④兩根連線。由于這兩根線將G和G也接成了一個SR 鎖存器，所以即使先后出現(xiàn)S=1R=1的情況，G木G組成的SR鎖存器也不會改變狀態(tài)，從而保證了在CLK=1的全部時間里(和G的輸出不會改變。
　　例如，當 CLK上升沿到達時，、S′=0、R′=1,則G輸出：低電平、G輸出為高電平。(G輸出的低電平一方面將輸出端的SR 鎖存器置1同時通過③這根線將(G封鎖，阻止G再輸出低電平信號，因而也就阻止了輸端的 SR 鎖存器被置0。為此，將③稱為置0阻塞線。同理，將④稱為置1 阻塞線它的作用是在輸出端的 SR 鎖存器置0以后，阻止G再輸出低電平的置1信號。
　　為適應輸入信號以單端形式給出的情況，維持阻塞觸發(fā)器也經常做成單i輸入的形式，如圖5.5.4所示。圖中以 D 表示數(shù)據輸入端。連線②兼有G3置0 維持線和置1阻塞線的功能。1SGQG,CLK-G　　當D=1時，CLK上 升沿到達前S=1R=0,故CLK上升沿到達后觸發(fā)器置1。當D=0時,CLK 上升沿到達前S=0,R=1,因而 CLK 上升沿到達后觸發(fā)器被置0?？梢?，它的真值表與表5.5.1完全相同。Q′GR2DG　

　維持阻塞觸發(fā)器的產品有時也做成多輸入端的形式，如圖5.5.5 所示。這時各輸入端之間是與的邏輯圖5.5.4 維持阻塞結構 D 觸發(fā)器