在傳統(tǒng)的信號鏈設(shè)計中，我們常常面臨一個兩難的選擇：對于低頻信號，我們傾向于選擇線性度和分辨率極高的Σ-Δ架構(gòu)ADC，但必須接受其較大的延遲；而對于交流信號采集，低功耗、低延遲的SAR型ADC則是，卻又不得不在精度上做出妥協(xié)。有沒有一種ADC能夠突破傳統(tǒng)架構(gòu)的局限，兼具Σ-Δ的高精度與SAR的低延遲優(yōu)勢？ADI新推出的AD4630-24和AD4030-24，正是為應(yīng)對這一挑戰(zhàn)而生。
　　AD4630-24/AD4632-24均為雙通道、同步采樣、Easy Drive?、2 MSPS或500 kSPS逐次逼近寄存器(SAR)型模數(shù)轉(zhuǎn)換器(ADC)。AD4630-24/AD4632-24具有±0.9 ppm的保證INL和24位無失碼，在?40°C至+125°C時可實現(xiàn)出色的精度。
　　低漂移、內(nèi)部精密基準(zhǔn)電壓源緩沖器簡化了與其他系統(tǒng)電路的基準(zhǔn)電壓共用。使用5V基準(zhǔn)電壓源時，AD4630-24/AD4632-24提供106 dB的典型動態(tài)范圍。低噪底支持需要較小增益和較低功耗的信號鏈。具有可編程抽取率的模塊平均濾波器可將動態(tài)范圍提高至高達153 dB。寬差分輸入和共模范圍使輸入可以在未飽和的情況下使用整個基準(zhǔn)電壓(±VREF)范圍，從而簡化信號調(diào)理要求和系統(tǒng)校準(zhǔn)。輕松驅(qū)動模擬輸入具有改善的建立特性，可提供廣泛的AD4630-24/AD4632-24兼容型模擬前端元件選擇。支持單端和差分信號。
　　靈活的多功能Flexi-SPI串行外設(shè)接口(SPI)簡化了主機處理器和ADC集成。寬數(shù)據(jù)時鐘窗口、多個SDO通道和可選雙數(shù)據(jù)速率(DDR)數(shù)據(jù)時鐘可將串行時鐘降至10 MHz，同時在2 MSPS或500 kSPS的采樣速率下工作?；夭〞r鐘模式和ADC主機時鐘模式放寬了時序要求并簡化了數(shù)字隔離器的使用。
　　AD4630-24/AD4632-24采用64引腳芯片級球柵陣列(CSP_BGA)封裝，集成了所有關(guān)鍵電源和基準(zhǔn)電壓旁路電容，縮小了尺寸，減少了系統(tǒng)元件數(shù)，同時降低了對電路板布局的敏感性。