利用FPGA中桶形移位器的實現(xiàn)完成MUX-DAC的同步電路圖
出處：computer00 發(fā)布于：2010-02-11 00:00:00 | 3779 次閱讀
以時鐘周期的1/256為間距對DCLK1的延遲進行動態(tài)調(diào)整。觸發(fā)器DFF1和DFF2在每個時鐘周期對DATACLK1和DATACLK2進行采樣。如果DFF1在DATACLK1為低時采樣DATACLK1，DFF1會輸出固定的“0”。如果DFF1在DATACLK1為高時采樣DATACLK1，DFF1會輸出固定的“1”。
所以DFF3和DFF4可在任意時鐘相位定時，與DCLK1的延遲設(shè)置無關(guān)。通過將DCLK1的延遲進行分級，使用DCM1的動態(tài)延遲調(diào)整功能以及讀取DFF3和DFF4的輸出，我們可以得到基于DATACLK1和DATACLK2上升沿的延遲設(shè)置。根據(jù)延遲設(shè)置，我們可以計算出為了保持MUX-DAC1和MUX-DAC2輸入數(shù)據(jù)的同相，MUX-DAC1的輸入數(shù)據(jù)需要延遲的DAC時鐘周期數(shù)。FPGA中4 x 4桶形移位器的實現(xiàn)可使數(shù)據(jù)等待時間以一個DAC時鐘周期為增量進行改變。
圖：利用FPGA中桶形移位器的實現(xiàn)完成MUX-DAC的同步
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