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上電后fpga的done始終不見拉高，會(huì)是什么原因? |
| 作者：iamdragon 欄目：EDA技術(shù) |
用prom(XC18V02)對(duì)fpga(XC2S200)以主串模式配置， 現(xiàn)象如下： 上電后，fpga的din管腳在上電后的片刻間用示波器看到有數(shù)據(jù)，init管教產(chǎn)生一個(gè)高脈沖的變化，然后就保持低電平不動(dòng)了,done管腳始終為低電平。 不知是什么原因？ 另外，3.3V由于和有緣晶振連在一起，不太穩(wěn)。示波器觀察在3.0和3.3之間亂晃，不知有沒有影響？在板子已經(jīng)做好的情況下如何解決？ 請(qǐng)多幫忙！ |
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| 作者： jansea 于 2005/1/29 11:20:00 發(fā)布：
那查一下你的3。3V電源平面是否干凈了 或者是fpga的配置不對(duì)！ |
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| 作者： picklAS 于 2005/1/29 16:56:00 發(fā)布：
re 你是否通過jtag直接對(duì)FPGA加載成功過?你的M0,M1,M2等設(shè)了么？.... |
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| 作者： iamdragon 于 2005/1/29 18:57:00 發(fā)布：
其他一些情況 我原理圖設(shè)計(jì)的不好，從別人那里抄來的，fpga的TDI,TDO,TMS,TCK等管腳，沒有和JTEG口接在一起，只是把DIN,CCLK,DONE,PROGRAM,INIT等管腳和prom相應(yīng)的管腳接在了一起。所以每次只能先對(duì)prom配置，prom再對(duì)fpga配置。 配置方式為主串,m0,m1,m2都是接地的。 3.3V電源受晶振干擾比較大，但是5v和2.5v都比較好。 我現(xiàn)在有2個(gè)想法，你們幫我看看可行不？ 1、去掉晶振，給fpga配置一個(gè)純組合邏輯的電路，看是否能配置成功 2、用跳線把fpga的tck,tdo,tdi,tms管腳和jteg口焊在一起，看是否能用電纜直接下載？ 請(qǐng)給些意見，謝謝！ |
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| 作者： picklas 于 2005/1/30 8:39:00 發(fā)布：
re 1 焊掉晶振后你的同步電路不會(huì)工作，也許不會(huì)對(duì)你的電路板差生大的影響，不行就把UCF先屏蔽掉也行。就專門看加載是否成功。 2 你也可以把PROM焊掉（不知道你用了幾片，這兩種片子我都沒用過）把PROM的DIN和DOUT短接起來就行了，如果用你的辦法，最好把PROM和JTAG分開，不要 對(duì)FPGA加載時(shí)同時(shí)對(duì)PROM也操作，會(huì)有影響的。 對(duì)于電源對(duì)加載的影響，我還沒碰到過，不好說有多大影響，一起分析學(xué)習(xí)吧 |
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| 作者： iamdragon 于 2005/1/30 11:28:00 發(fā)布：
我的3.3V是個(gè)鋸齒波 從3.0到3.4間，頻率在20多k左右，很規(guī)則的鋸齒波。會(huì)不會(huì)就是電源的問題？？？fpga對(duì)電源要求高嗎？ 5v-3.3V的電源模塊沒有問題，空載輸出是很平整的3.3V，一加到電路上就震蕩起來了。是布線的問題，還是prom的問題？ |
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| 作者： jansea 于 2005/1/30 12:22:00 發(fā)布：
我建議你現(xiàn)把3.3V的問題解決掉 既然dcdc輸出沒有問題，你可以把你的負(fù)載分步加上去，看看是哪一部分對(duì)它有影響！ 或者可能是你的dcdc不行，空載時(shí)還行，一旦負(fù)載過大電壓就上不去。 |
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| 8樓： | >>參與討論 |
| 作者： avlicht 于 2005/1/30 18:19:00 發(fā)布：
點(diǎn)點(diǎn)建議 在FPGA的每一個(gè)電源輸入引腳都加濾波電容，試試看吧，我用CPLD的時(shí)候碰見過。 |
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| 9樓： | >>參與討論 |
| 作者： iamdragon 于 2005/1/30 19:18:00 發(fā)布：
每個(gè)3.3V和2.5v都加？？ 我的板子已經(jīng)做好了，能利用上的過孔也不多，該怎么加啊！ 我用的XC2S200有15個(gè)vcc3.3，我只加了2個(gè)0.1UF |
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| 10樓： | >>參與討論 |
| 作者： avlicht 于 2005/1/31 14:09:00 發(fā)布：
re 背面直接垮接在引腳上，雖然不太好看，但至少可以知道是否管用。 |
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| 11樓： | >>參與討論 |
| 作者： iamdragon 于 2005/1/31 19:42:00 發(fā)布：
電源鋸齒沒了，但是仍無法下載 我現(xiàn)在把prom拿掉了，用jteg電纜直接對(duì)fpga配置， 前面的步驟都比較順利，但是最后還是提示說“done信號(hào)沒有拉高，編程失敗”，細(xì)節(jié)如下： PROGRESS_START - Starting Operation. Validating chain... Boundary-scan chain validated successfully. '1':PROGRAMMING DEVICE... done. INFO:iMPACT:579 - '1': Completed downloading bit file to DEVICE. INFO:iMPACT:580 - '1':Checking done pin ....done. '1': PROGRAMMING terminated, Done did not go high. PROGRESS_END - End Operation. Elapsed time = 7 sec. 請(qǐng)問怎么回事？難道是fpga芯片有問題？ 我還有個(gè)問題不明白，fpga只有TDI,TDO,TMS,TCK等4個(gè)管腳和JTEG口相連接阿，done管腳是懸空的，那么iMPACT是如何知道DONE管腳沒有拉高呢？這個(gè)DONE不是PROM對(duì)其配置時(shí)，F(xiàn)PGA產(chǎn)生的PROM的片選信號(hào)嗎？ 請(qǐng)高人解釋、幫忙！謝謝！ |
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| 12樓： | >>參與討論 |
| 作者： jansea 于 2005/2/2 15:40:00 發(fā)布：
done信號(hào)沒有上拉電阻吧？ 沒看到你有這樣的說明，可以把你配置這塊的原理圖傳上來大家瞅瞅嘛，看看是不是原理上的問題 |
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| 13樓： | >>參與討論 |
| 作者： picklas 于 2005/2/3 22:33:00 發(fā)布：
re 說明幾點(diǎn)吧： 1 FPGA對(duì)于電源的要求。對(duì)于電壓是有要求的，具體的說明你在器件手冊(cè)中都有，一般來說是紋波越小越好，所以要加電容退耦。特別是核電壓更要小心，XILINX和ALTERA都說IO電壓和核電壓沒有上電的先后順序，但是如果非要有一個(gè)上電順序的話，還是先加核電壓再加IO電壓。 2 核電壓和IO電壓的退耦電容也不是越大越多越好，因?yàn)殡娙莺艽笫牵潆姇r(shí)間太長(zhǎng)，也會(huì)影響程序的正確加載。 3 JTAG對(duì)于DONE信號(hào)的判斷是依靠對(duì)于DUOT和TMS的判斷識(shí)別的。 4 樓主所采用的JTAG加載電路是否是別人使用成功的呢？你最好把你的加載部分的原理體貼出來。 |
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