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請(qǐng)教一個(gè)p&r時(shí)cts的問(wèn)題！ |
| 作者：fgweihua 欄目：IC設(shè)計(jì) |
我系統(tǒng)只有一個(gè)clock, 用一個(gè)內(nèi)部的block專門(mén)用來(lái)生成時(shí)鐘， 比如作了4分頻，NAME=clk_div4， 那么再p&r時(shí)，做cts,定義clock_root時(shí)的約束文件中， 除了系統(tǒng)始終clock以外，是否還要把我的生成時(shí)鐘clk_div4也定義好， 這樣子，p&r工具，就知道兩個(gè)clock tree，而作處理 如果不這樣子的話，p&r工具會(huì)不會(huì)也把clk_div4當(dāng)作clock tree處理呢？ 謝謝了。 |
| 2樓： | >>參與討論 |
| 作者： boris 于 2005/1/11 23:43:00 發(fā)布：
需要定義 軟件不會(huì)知道那個(gè)信號(hào)是時(shí)鐘，那個(gè)信號(hào)是數(shù)據(jù)，除非你告訴它。 任何生成時(shí)鐘，只要是當(dāng)時(shí)鐘用，都需要在約束文件中定義。 |
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| 3樓： | >>參與討論 |
| 作者： seuyh 于 2005/1/14 15:56:00 發(fā)布：
clk_div4 create_generated_clock clk_div4_reg/Q, 如果兩個(gè)clock GROUP沒(méi)有data path,將clk_div4 的 cp pin 定義為sync pin |
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| 4樓： | >>參與討論 |
| 作者： fgweihua 于 2005/1/17 10:13:00 發(fā)布：
To: seuyh: 3x anyway, 有一點(diǎn)在說(shuō)一下~ 你的最后一句， “將clk_div4 的 cp pin 定義為sync pin”，什么意思，小弟不太清楚這句話。 反正我也這樣子create_generated_clock了， 然后，dc綜合的時(shí)候，set_dont_touch_network了， 你說(shuō)的sync pin，指什么撒？ 謝謝�。�！ bow~~ |
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| 5樓： | >>參與討論 |
| 作者： seuyh 于 2005/1/25 20:35:00 發(fā)布：
cts 你定義了兩個(gè)clock tree，一般來(lái)說(shuō)，分頻的clock root都是用generated_clock來(lái)定義，這樣cts之后，set propagated clock會(huì)計(jì)算出分頻clock的source latency。 同時(shí)分頻clock root要定義為sync pin，這樣，前面main clock會(huì)把分頻reg 的cp端當(dāng)作一個(gè)sync pin，balaance 它和其他regs的skew，否則，Astro會(huì)see through分頻reg 的cp 端，從而把main clock和分頻clock的兩個(gè)域的registers都balance，一來(lái)增大skew，二來(lái)兩個(gè)GROUP可能本來(lái)就沒(méi)有datapath，三，最后timing可能還是不好 |
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| 6樓： | >>參與討論 |
| 作者： fgweihua 于 2005/1/26 15:17:00 發(fā)布：
恩~ 感謝樓主！ 可能樓主用的是arstro吧，我用的是se，clock_root的定義使用gcf寫(xiě)的， 我把SYSTEM clock以及clk_div4_reg.CK都作為了clock_root樂(lè)，cts的時(shí)候， 似乎se在單獨(dú)的對(duì)這兩個(gè)clk做balance呢。 |
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| 7樓： | >>參與討論 |
| 作者： supercpu 于 2007/1/12 20:34:00 發(fā)布：
怎么定義sync pins，astro中命令是什么 to seuyh： 如題 |
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