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VXI總線任意數(shù)字信號發(fā)生器的設(shè)計與實現(xiàn)
意可編程分頻器是用來實現(xiàn)對40mhz時鐘信號的任意分頻，它實現(xiàn)的分頻值由輸入的初始值d[width-10]所決定。這里取width=10,則能實現(xiàn)2~1024的分頻。也可以根據(jù)電路的不同要求，選擇不同的width值，實現(xiàn)不同的分頻。由于采用altera公司的可編程器件，用ahdl硬件語言描述的分頻器代碼如下：在max plus ii軟件中進(jìn)行仿真，設(shè)定data[70]的值為5,即為5分頻，輸出波形even如圖3所示。 3 vxi總線接口設(shè)計采用altera公司的flex系列的epf10k20rc208-3的fpga實現(xiàn)寄存器基接口芯片。由于該器件集成度高，可方便地改變邏輯，而且對邏輯設(shè)計可事先進(jìn)行功能模塊和定時模擬，因而使得接口設(shè)備更輕松，調(diào)試更方便。接口電路實現(xiàn)了如下功能：①內(nèi)部集成了vxi總線所需的寄存器，由地址信號a1~a5為各個寄存器譯碼分配地址，寄存器類型分別為id寄存器、儀器類型寄存器、狀態(tài)/控制寄存器、控制寄存器。②數(shù)據(jù)總線驅(qū)動器，其功能為將p1連接器上的16位數(shù)據(jù)線d0~d15送至模塊內(nèi)部數(shù)據(jù)總線dbd~db15或反之?？捎脙蓚€8位三態(tài)雙向緩沖器組成。用read控制數(shù)據(jù)傳遞方向，
PCI總線從設(shè)備接口的CPLD實現(xiàn)
和term請求終止傳輸，在第5個數(shù)據(jù)也是最后一個數(shù)據(jù)傳輸完成后，總線交易結(jié)束。這兩個時序圖屬于傳輸最后一個數(shù)據(jù)并斷開連接情形的兩種不同情況。仿真波形的分析表明，從設(shè)備接口模塊符合pci規(guī)范的要求。圖3 內(nèi)存突發(fā)讀訪問的時序仿真波形圖4 內(nèi)存突發(fā)寫訪問的時序仿真波形 4 結(jié)束語將一個fifo模塊連接到pci從設(shè)備接口的用戶總線組成測試平臺，由fifo的狀態(tài)和控制信號提供同步的ready和term信號。這個測試平臺在max+plusii下編譯，并下載到pci開發(fā)板上一片epf10k20rc208-3芯片中，安裝驅(qū)動程序后，pci開發(fā)板正確識別、工作穩(wěn)定、讀、寫數(shù)據(jù)準(zhǔn)確無誤；多組數(shù)據(jù)傳輸測試，測得數(shù)據(jù)突發(fā)傳輸率約可達(dá)到20 mb·s-1.

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