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cmos)攝像機經a／d轉換，再經量化而得到，并放入幀存儲器。在圖像中，整幅圖像像素以幀為單位進行存儲。每一幀數據的存儲方式如圖4所示。卷積運算掃描像素的獲取如圖5所示，該數據輸入方式，使用了兩個32位的移位寄存器存放像素值，避免了卷積運算中對存儲器數據的高度重復讀取，使用9個寄存器實現了數據由串行到并行的轉換，實現了完全“流水線”的輸入方式。 5．4 系統(tǒng)的仿真結果 根據前述的總體設計方案，使用vhdl設計進行各個模塊和系統(tǒng)總體程序，選擇的fpga為altera／flex／epf10k20tc144—3，使用的開發(fā)工具是max+plus ii 10．0。圖6是邊緣檢測器的時序仿真圖(鐘頻率10 mhz)，由波形仿真結果分析可知，系統(tǒng)達到了設計功能要求，該系統(tǒng)經過初始的兩行行延遲和串并轉化后(為72個時鐘周期)，以后每個時鐘周期就可“流水式”輸出一個處理結果，若系統(tǒng)時鐘周期tclk，對于像素為n個點的數字圖像，系統(tǒng)的處理時間tn=70xtclk+n×tclk。處理一幅1 024x1 024的圖像的時間，當系統(tǒng)時鐘為10mhz時，僅需0．1 s，而系統(tǒng)時鐘為10 mhz時，僅需0．ol s。
行充分理解與研究， 便于將來從事相關asic設計， 開發(fā)出創(chuàng)新型的產品， 為我國計算機發(fā)展做貢獻。 現場可編程門陣列fpga 門數眾多， 人們可以將合適的ip軟核或其他形式的核作為嵌入式模塊裝在自己的設計中。但通常ip軟核需要門數較多的fpga 器件支持， 作為學習來說的fpga 芯片往往資源有限， 需要節(jié)約fpga 的成本與面積; 并且沒必要實現所有功能， 只要做出關鍵部分及重要結構，明白其運行機理， 又能與真實的cpu 緊密相聯(lián)即可。實驗箱上采用的fpga 芯片為a ltera 公司的epf10k20tc144- 4。這里以inte l的8085a 為例來說明8位計算機的工作原理。 2 8085a cpu 設計及實現 2. 1 fpga 芯片及外圍電路簡介 a ltera的flex10k 器件是工業(yè)界首例嵌入式pld， 基于可重配置cmos sram 元件。epf10k20帶有144個lab (邏輯陣列塊) 和1152 個邏輯單元， 最大i/o數目為189。另外， 芯片中嵌入式陳列塊( eab)有6個， 其ram 總位數為12288。 實驗涉及到fpga 芯片的外圍部分包括
平滑電路模塊 該模塊對非均勻時鐘clk_wr’進行平滑均勻，提取2.048mhz的均勻時鐘clk_rd’作為碼速恢復電路的讀出時鐘。這里可用vhdl語言來實現，也可以用一般的二階鎖相環(huán)。 （7）碼速恢復電路模塊 從分路器輸出的支路碼流以2.112mhz的非均勻時鐘clk_wr’寫入該模塊，同時以2.048mhz的均勻時鐘clk_rd’讀出，即還原出基群信號，完成整個分接過程。 結束語 系統(tǒng)仿真波形良好，除了允許范圍內的信號延遲外，能準確實現數字信號的復接和分接。本系統(tǒng)采用芯片epf10k20tc144實現，通過對硬件電路實際測試表明，誤碼率小于0.1%，系統(tǒng)信號平均時延小于4.5μs，去抖效果良好。而且本設計便于擴展，只需修改fpga中相應控制參數，就可以實現高次群的復接與分接。該系統(tǒng)作為ip核應用于信號傳輸電路，對數字信號，或經pcm編碼調制后的語音信號進行處理，可提高信道的利用率和傳輸質量，也可以進行光電轉換后用于光纖通信或大氣激光通信中。 來源:陰雨
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