摘 要：隨著通信技術(shù)發(fā)展，要求平臺的處理能力越來越高，同時器件間數(shù)據(jù)交互量也急劇增多，傳統(tǒng)器件互連接口已不能勝任。文中采用SRIO（串行Rapid IO）技術(shù)，設(shè)計實現(xiàn)了一種通用的數(shù)字信號處理模塊，給出了電源和時鐘解決方案，實現(xiàn)多個DSP （數(shù)字信號處理器） 、FPGA （現(xiàn)場可編程門陣列）之間10Gbit/s的互連帶寬。平臺方案成功應(yīng)用于某通信系統(tǒng)中，試驗結(jié)果表明，模塊性能高，運行穩(wěn)定，滿足了高性能通用處理平臺要求。

　　0 引 言

　　在通信系統(tǒng)中，例如無線基站和SCA（軟件通信體系）平臺等，高速DSP（數(shù)字信號處理器）以及大規(guī)模FPGA（現(xiàn)場可編程門陣列）被廣泛應(yīng)用，器件之間的數(shù)據(jù)交互量急劇增加，系統(tǒng)的處理能力要求也極大增加，多種處理芯片并行處理是滿足系統(tǒng)處理性能要求的有效解決途徑，因此器件之間的互連成了十分重要的課題。DSP、FPGA等器件互連的方式有很多種，總體說來，有共享總線和點對點互連接口。共享總線由于多個器件共享帶寬，降低系統(tǒng)數(shù)據(jù)交互效率，容易造成器件互連數(shù)據(jù)傳輸瓶頸；點對點互連可以使每個器件之間獨立使用某個數(shù)據(jù)交互通道。但傳統(tǒng)的接口，如多通道緩沖串口等，數(shù)據(jù)帶寬有限，且不適合系統(tǒng)中任意器件的點對點互連，只能實現(xiàn)通道兩端的器件互連。基于交換的互連方式是實現(xiàn)系統(tǒng)中任意器件點對點互連的有效途徑，通過交換器件將器件以星形拓撲方式互連，可以實現(xiàn)拓撲中任意器件的數(shù)據(jù)交互，連接方式靈活，且獨享接口帶寬，能很好地滿足系統(tǒng)中互連需求。SRIO（串行Rapid IO）是流行的互連方式之一，具有高數(shù)據(jù)帶寬、高傳輸效率、高可靠性等特點，很多IC制造商都在新推出的器件中集成了該接口，為SRIO的廣泛應(yīng)用提供了器件基礎(chǔ)。

　　本文基于SRIO接口，采用SRIO交換芯片、DSP、FPGA等器件，設(shè)計了一種通用的數(shù)字信號處理模塊，滿足無線基站、SCA等應(yīng)用領(lǐng)域?qū)π盘柼幚碛布脚_的性能要求。

　　1 SRIO技術(shù)

　　Rapid IO架構(gòu)用于網(wǎng)路和通信設(shè)備，通過提供帶寬、軟件獨立性、容錯性和短等待時間，滿足更高的性能要求。Rapid IO互連架構(gòu)的設(shè)計與流行的集成通信處理器、主機處理器以及網(wǎng)絡(luò)DSP相兼容，是高性能包交換互連技術(shù)。它滿足了高性能嵌入式系統(tǒng)行業(yè)對內(nèi)部系統(tǒng)互連的需求，包括可靠性、高帶寬和更快的總線速率。Rapid IO 互連支持片對片和板對板的通信，其性能可達到10 Gbit/ s或更高。它是低遲延、基于存儲器地址的協(xié)議，可升級、可靠、支持多重處理，并對應(yīng)用軟件透明。另外，它對操作系統(tǒng)軟件沒有影響。

　　Rapid IO協(xié)議分為物理層、傳輸層和邏輯層3層。

　　物理層負責(zé)完成信息包如何在兩個物理點之間必要信息（如電氣接口、流控制等） ;傳輸層負責(zé)端到端傳輸數(shù)據(jù)包的必要信息（如路由地址） ;邏輯層完成端點處理交易的必要信息（如交易類型、大小、物理地址）。

　　SRIO提供了兩種接口模式，即1x和4x.1x SRIO 設(shè)備提供了收發(fā)兩個單工通道，每個通道的波特率可以配置為1. 25 Gbit/ s、2. 5 Gbit/ s和3. 125 Gbit/ s,支持的數(shù)據(jù)速率分別為1 Gbit/ s、2 Gbit/ s和2. 5 Gbit/ s。

　　在4x模式下， Rapid IO設(shè)備提供了4對收發(fā)器，因此的數(shù)據(jù)速率可以達到10 Gbit/ s.圖1給出了4x設(shè)備的連接方式。

圖1 4xSRIO設(shè)備互連

　　2 實現(xiàn)方案

　　2. 1 器件選型

　　在該平臺中，數(shù)字信號處理器件主要包括DSP和FPGA,兩者之間通過SRIO交換器件實現(xiàn)互連。

　　2. 1. 1 SRIO交換器件

　　Tsi578是第三代SRIO交換機，支持80 Gbit/ s的聚合帶寬。借助Tsi578系列交換機，用戶可用較低的成本開發(fā)出功能強大、性能卓越的系統(tǒng)。Tsi578 為設(shè)計人員和架構(gòu)工程師提供了極強的伸縮性，使其設(shè)計出的設(shè)備得以廣泛應(yīng)用。通過多種端口帶寬和頻率選項，可以靈活地選擇端口配置。Tsi578提供了眾多的增強功能，例如，通過增加多播功能提高矩陣交換能力、通過調(diào)度算法進行通信量管理、可設(shè)定緩存深度，以及監(jiān)控矩陣性能，以便對通信量進行監(jiān)控和管理。

　　本方案中采用該型號芯片作為SRIO交換器件。

　　2. 1. 2 DSP

　　DSP采用TI公司的TMS320C6455.該款產(chǎn)品可實現(xiàn)更高性能、更精簡代碼、更多片上存儲器以及超高帶寬的集成外設(shè)，包括用于處理器間通信的SRIO 總線。該款新型DSP提升了2倍至12倍的性能及I/O帶寬，使電信、網(wǎng)絡(luò)與視頻基礎(chǔ)設(shè)施終端設(shè)備以及高端成像系統(tǒng)開發(fā)人員可大幅增強系統(tǒng)性能，并在系統(tǒng)內(nèi)集成更多的高帶寬通道，實現(xiàn)更完美的影像質(zhì)量。

　　2. 1. 3 FPGA

　　FPGA 選用Altera 公司的Stratix Ⅱ GX 系列。

　　StratixⅡGX系列是Altera第三代帶有嵌入式收發(fā)器的FPGA.該系列經(jīng)過優(yōu)化設(shè)計，能夠為不斷發(fā)展的各種應(yīng)用和需要高速串行I/O的協(xié)議提供功能強大的解決方案。在622 Mbit/ s至6. 375 Gbit/ s工作范圍內(nèi)，經(jīng)過優(yōu)化的收發(fā)器具有較強的噪聲抑制能力和優(yōu)異的抖動性能，收發(fā)器能夠以6. 375 Gbit/ s數(shù)據(jù)速率成功地工作在長度超過40英寸（1. 25 m）的標(biāo)準(zhǔn)FR - 4材料電路板和背板上。收發(fā)器含有多種特性，確保在較高數(shù)據(jù)速率下實現(xiàn)信號完整性，同時保持較低的功耗。

　　2. 2 平臺設(shè)計方案

　　平臺實現(xiàn)框圖圖2所示。

圖2 平臺實現(xiàn)框圖

　　平臺集成了2片TMS3 2 0C6 4 5 5和2片Stratix ⅡGX系列FPGA, Tsi578提供了8個4x模式的SRIO端口，DSP和FPGA分別連接到Tsi578的其中一個4x端口上，并通過SRIO接口實現(xiàn)互連。平臺外部接口形式和板卡尺寸采用AMC （AdM Card）標(biāo)準(zhǔn)，對外提供2個標(biāo)準(zhǔn)4x SRIO接口，用于與背板之間的數(shù)據(jù)交換。

　　由于TMS320C6455、FPGA 以及Tsi578 對上電時序和收發(fā)器工作時鐘要求比較嚴(yán)格，下面介紹一下平臺供電設(shè)計方案和時鐘實現(xiàn)方案。

　　2. 2. 1 供電設(shè)計

　　該平臺中，DSP、FPGA和Tsi578等所需要的電壓種類較多，且對上電順序嚴(yán)格，因此必須精心設(shè)計供電電路，并優(yōu)化電源電路，減少電壓轉(zhuǎn)換器件數(shù)量，降低因開關(guān)電源造成的電磁騷擾。

　　TMS32C6455選用主頻為850MHz,其主要供電電壓有1. 2 V的內(nèi)核電壓、1. 2V的I/O電壓、3. 3 V的I/O電壓、1. 8 V的I/O電壓以及1. 8 V的鎖相環(huán)電壓；FPGA的主要供電電壓有1. 2 V的內(nèi)核電壓、1. 2 V的收發(fā)器電壓、3. 3 V的I/O電壓等； Tsi578的主要供電電壓有1. 2 V的內(nèi)核電壓和3. 3 V的I/O電壓。綜合上述情況，平臺所需的電壓值有3種，即1. 2 V、1. 8 V和3. 3 V.雖然同一個值電壓相同，但由于所要提供的對象不同，可能是內(nèi)核或者收發(fā)器或者鎖相環(huán)等，對電源紋波要求不同，同時需要控制其上電時序，因此需分別考慮每一個器件的供電電壓提供方式，合并可以一并提供的電壓。

　　平臺供電的總電源為+ 12 V,該電源通過AMC接插件或電源插座輸入。圖3給出了+12 V轉(zhuǎn)成3. 3 V、1. 8 V、1. 2 V的框圖，這些電壓必須經(jīng)過處理后才能被Tsi578、DSP和FPGA使用。

圖3 各種電壓值產(chǎn)生框圖

　　圖4給出了Tsi578供電配置的示意圖， DSP、FP2GA供電的方式采用類似方法，這里不再贅述。

圖4 Tsi578供電配置。

　　2. 2. 2 時鐘設(shè)計

　　平臺所需的時鐘主要有Tsi578 SRIO使用的差分156. 25 MHz、DSP和FPGA SRIO使用的差分125 MHz、Tsi578單端100MHz工作時鐘以及DSP和FPGA單端50 MHz 工作時鐘。平臺采用一片IDT5V9885 和MAX3624實現(xiàn)各種時鐘信號。

　　MAX3624可以提供3路差分時鐘，頻率可以配置成125 MHz和156. 25 MHz, 分別供給2 片DSP 和Tsi578; IDT5V9885提供2路125 MHz差分時鐘，供給2片F(xiàn)PGA;同時IDT5V9885提供4路單端時鐘，配置成50 MHz,分別供給DSP和FPGA;晶振產(chǎn)生Tsi578的單端100MHz工作時鐘。

　　2. 2. 3 電路板設(shè)計

　　由于平臺集成了Tsi578、2片DSP和FPGA,整個模塊的功耗比較大，因此在布局時必須要考慮散熱問題，合理布局大功率器件。根據(jù)AMC板卡的結(jié)構(gòu)特點，平臺的布局可以參考圖5.

圖5 平臺參考布局

　　電路板設(shè)計時還有一個重點是SRIO 信號布線。

　　Tsi578、DSP以及FPGA的手冊中都給出了一些常規(guī)的SRIO布線要求，按照這些要求進行布線，一般都能滿足SRIO信號完整性要求，值得注意的是，電路板設(shè)計和加工時一定要進行阻抗控制，使得差分信號的阻抗?jié)M足100Ω。另外，電路板的層數(shù)不應(yīng)少于8層，保證SRIO信號走線層緊靠參考地平面。

　　3 試驗結(jié)果

　　依據(jù)本方案設(shè)計的平臺已成功應(yīng)用于某通信系統(tǒng)中，經(jīng)長期試驗，運行穩(wěn)定，數(shù)據(jù)傳輸帶寬高。圖6是示波器測量的SRIO信號工作于1. 25 Gbit/ s （見圖6（a））和3. 125 Gbit/ s（見圖6（b））時的眼圖。

圖6 SRIO信號眼圖

　　從圖6可看出， SRIO接口即使在3. 125 Gbit/ s模式下工作， 仍然保持了很好的信號完整性， 滿足了SRIO信號判決條件。

　　該平臺提供了2個主頻850 MHz的DSP和2個StratixⅡGX系列FPGA,可以滿足大多數(shù)情況下的數(shù)字信號處理系統(tǒng)要求，并且提供了兩路4 ×SRIO信號路由到背板上，實現(xiàn)了與系統(tǒng)中其他模塊的高速互連。

參考文獻:

[1]. TMS320C6455 datasheet http://udpf.com.cn/datasheet/TMS320C6455_1137431.html.
[2]. IDT5V9885  datasheet http://udpf.com.cn/datasheet/IDT5V9885+_1935306.html.