摩爾定律和登納德縮放定律描述了改進現(xiàn)代 IC 設(shè)計中晶體管特征尺寸和性能的必要性；也就是說，需要每 24 個月將特定芯片中的晶體管數(shù)量增加一倍。
　　由于這種改進，早期晶體管電路（幾毫米）與現(xiàn)代晶體管電路（只有幾納米）的性能、工作點和固有特性存在明顯差異。
　　在本文中，我們將討論理想的 MOS 晶體管分析模型以及由于 MOS 晶體管特征尺寸和設(shè)計的不斷改進而產(chǎn)生的非理想性。此外，我們將討論 MOS 晶體管中非理想性 (SNI) 的來源，并引入設(shè)計方法，以便在實際實施之前在模擬中正確建模 VLSI 電路。　　考慮圖 1 中的基本晶體管圖。當(dāng)沒有電壓施加到柵極 (g) 時，晶體管處于關(guān)閉狀態(tài)。

　　圖 1.基本晶體管工作模式
　　如果施加較小的柵極電壓 (V gs < V t )，則該電壓水平稱為亞閾值電壓水平，此時晶體管仍被視為關(guān)閉 (無導(dǎo)通)。但是，如果施加足夠高的電壓使其載流子 (電子或空穴) 移動 (V gs > V t )，則會在漏極 (d) 和源極 (s) 之間創(chuàng)建一個通道，從而使漏極-源極電流 (I ds ) 流動。此時，晶體管處于 ON (活動) 狀態(tài)。這類似于您每次打開智能手機時的狀態(tài)。
　　在導(dǎo)通狀態(tài)下，漏極電流 (I ds ) 隨漏極電壓 (V ds ) 線性增加，直至 (V ds = V gs = V dsat )，此后漏極電流保持恒定。如果漏極電壓進一步增加到 (V ds > V dsat )，此時晶體管可能將產(chǎn)生其最大電流極限，因此，晶體管被稱為處于飽和模式。例如，如果您繼續(xù)消耗大量食物，那么根據(jù)您的身體限制，您可以做的最大工作量是有限的，這意味著您消耗的任何更多食物都被視為浪費。同樣，晶體管也受其物理限制的限制，例如其特征尺寸（W 和 L）和摻雜水平（其所含雜質(zhì)的量）。　　因此，該圖稱為長溝道模型，柵極長度 (L) 和寬度 (W) 的晶體管的漏源電流由下式給出：

　　IC 設(shè)計師試圖改變晶體管的 W/L 以在芯片上安裝更多元件。他們越是試圖將晶體管塞進芯片，就越是面臨晶體管的物理限制。
　　因此，多年來，隨著晶體管尺寸從微米技術(shù)發(fā)展到納米技術(shù)，上述大多數(shù)假設(shè)都不能完美模擬真實晶體管的運行。例如，當(dāng)晶體管處于關(guān)閉狀態(tài)時，電流被假定為零，但實際上，晶體管端子之間存在亞閾值電流泄漏，理想情況下可以忽略不計，約為納安 (nA)，但當(dāng)乘以設(shè)備中的數(shù)百萬億個晶體管時，它們就很重要了。
　　例如，當(dāng)你關(guān)閉智能手機時，你希望電池電量保持在你離開時的水平，因此，漏電流是設(shè)計師在模擬設(shè)計時必須處理的問題。其次，據(jù)說晶體管在飽和模式下會保持其最大電流恒定，但在實際晶體管中，電流以較慢的速度增加，這違背了提供恒定電流的目的。
　　因此，在本節(jié)中，我們將討論導(dǎo)致這些非理想行為的每一種機制，以及設(shè)計人員如何在其設(shè)計流程中正確地建模晶體管以進行模擬。
　　速度飽和和遷移率下降
　　速度飽和導(dǎo)致在高 V ds (飽和模式) 下 I ds較低。因為較高的電壓會導(dǎo)致通道沿線的電場強度較高，從而導(dǎo)致載流子更頻繁地發(fā)生碰撞，因此導(dǎo)致載流子的遷移率下降。　　載體也有物理限制，因此只能保持一定的最大平均速度，這稱為速度飽和。 (Chen, et al., 1997) 和 (Chen, Hu, Fang, Lin, & Wollesen, 1997) 給出了與此情景相匹配的通用模型，其中遷移率 (?) 被有效遷移率 ( eff ) 取代。

　　通道長度調(diào)制
　　在理想晶體管中，當(dāng)晶體管處于飽和模式時， I ds與 V ds無關(guān)，從而使晶體管成為恒定電流源。但實際上，V ds（漏源電壓）會在通道壁上形成耗盡層 (L d )，從而使有效通道長度小于實際通道長度，從而使有效長度 (L eff = L – L d )變?yōu)橛行чL度。　　因此，隨著 V ds 的增加，L eff會變得相對較短，從而導(dǎo)致橫向場強降低。由于電場強度 (E) 與通道長度成正比。這種降低的場強將 I ds變化推回到線性區(qū)域，這使得 I ds隨 V ds飽和而增加。

　　圖 2. 耗盡區(qū)縮短有效通道長度
　　在這種情況下，可以通過將 I ds乘以依賴于早期電壓 V A的因子來更好地建模， 如 (Gray、Hurst、Lewis 和 Meyer，2001) 中所述。
　　閾值電壓 (V t ) 效應(yīng)
　　理想情況下，閾值電壓（V t）被視為恒定的，但實際上，它會隨著體電壓（源體電壓，V sb）、漏極電壓甚至溝道長度而變化?！　∈紫?，從上圖 2 中的晶體管來看，當(dāng)施加V sb時，它會增加晶體管導(dǎo)通所需的閾值電壓 (V t )。考慮到這一點，V t可以重新建模為$$V_t = V_{t0} + \gamma (\sqrt[2]{?_0 + V_{sb}} - \sqrt_s)$$

　　其次，沿通道產(chǎn)生電場的漏極電壓會引起所謂的漏極誘導(dǎo)勢壘降低 (DIBL)，這會導(dǎo)致閾值電壓降低一個因子，以 DIBL 系數(shù)表示。
　　$$V_t = V_{t0} - \eta V_{ds}$$
　　$$\eta$$ = DIBL 系數(shù)
　　通常，V t隨溝道長度而增加，但隨著 V ds的施加，溝道長度由于耗盡區(qū)的存在而減小，因此導(dǎo)致所謂的 V sb 滾降（減?。?。
　　泄漏
　　當(dāng)晶體管關(guān)閉時，假設(shè)漏源電流為零。實際上，它們會因亞閾值傳導(dǎo)和結(jié)漏而泄漏少量電流?！　τ趤嗛撝德╇?，當(dāng) V gs < V t時，假設(shè)電流 I ds為零，但實際上，在此工作條件下電流下降得更快。當(dāng) V gs降至負值時，會形成所謂的弱反型，如圖 3 所示：

　　圖 3. IV 特性顯示，當(dāng) V gs < V t時，I ds呈指數(shù)下降對于結(jié)漏電，我們觀察到晶體管是擴散和襯底/阱之間的基本 PN/NP 結(jié)二極管。當(dāng)晶體管處于關(guān)斷狀態(tài)時，源極-柵極結(jié)二極管反向偏置。然而，反向偏置二極管仍然會傳導(dǎo)少量電流，由經(jīng)典二極管方程給出：
　　$$I_D = I_S ( e ^\frac{V_D}{V_T} - 1)$$
　　溫度也是非理想性的一個重要機制，因為它主要影響迄今為止討論的其他非理想性。例如，亞閾值漏電隨溫度升高而增加。閾值電壓 (V t ) 也隨溫度降低，這使其易受 DIBL 和亞閾值傳導(dǎo)的影響。通常，在低溫下操作更合適，因為它可以顯著降低速度飽和和遷移率下降。
　　幾何依賴性
　　布局設(shè)計師通常會繪制具有特定通道長度（L繪制）和寬度（W繪制）的晶體管。但實際的柵極/通道長度尺寸可能會根據(jù)制造工藝而有所不同。這會導(dǎo)致晶體管的尺寸小于/大于預(yù)期尺寸，因此會影響閾值電壓和有效通道長度以及速度飽和效應(yīng)，這可能會導(dǎo)致一些非理想情況，如前幾節(jié)所述。這種非理想情況的模型如下所示；L D 和 W D取決于制造工藝。
　　$$L_{eff} = L_{繪制} + X_L - 2L_D$$
　　$$W_{eff}= W_{drawn} + X_W - 2W_D$$