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IC FPGA 315 I/O 484FBGA
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IC FPGA 315 I/O 484FBGA
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IC CYCLONE II FPGA 20K 484-FBGA
Altera
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ibis模型進行仿真來保證設計中信號的完整性，我們將信號分為3類，第一類，由fpga到ddr sdram的時鐘差分信號；第二類，由fpga到ddr sdram的控制線；第三類，fpga與ddr sdram之間的雙向傳輸線。對三類ibis模型的herperlinx仿真如圖4： 通過仿真我們可以確定3類信號線中帶狀線和微帶線板厚，銅厚，以及信號線的線寬，線長等參數(shù)。 3 fpga對ddr sdram的控制 本設計中使用的fpga是altera公司的cyclone ii系列的ep2c20f484c6。對內(nèi)存條的工作模式設置為bl=4，cl=3，如圖7為fpga對ddr sd-ram的控制模塊框圖。 其中，clkin為外部輸入的時鐘信號，為了使fpga到ddr sdram的兩對時鐘信號的質(zhì)量盡量好，使用fpga內(nèi)部的兩個鎖相環(huán)輸出差分時鐘信號。為了保證鎖相環(huán)輸出的兩路差分信號相位一致，在設計pcb時我們使晶振輸出到fpga兩個pll輸入的布線距離相等，為了保證兩個鎖相環(huán)輸出信號到達ddr sdram接口時相位一致，由fpga鎖相環(huán)輸出到ddr sdram的接口布線長度相等。
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