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Altera
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歷史最低報(bào)價(jià)：￥35.0000 歷史最高報(bào)價(jià)：￥368.0000 歷史平均報(bào)價(jià)：￥215.2666
快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的fpga.因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的fpga上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于asic的芯片上。另外一種方法是用cpld（復(fù)雜可編程邏輯器件備）。 芯片選型要考慮的因素有：硬件資源，例如le個(gè)數(shù)、pll個(gè)數(shù)、ram個(gè)數(shù)；核心及外設(shè)電壓標(biāo)準(zhǔn)、功耗；軟件工具的功能對vhdl語言的支持；市場上專業(yè)開發(fā)板的支持。 本系統(tǒng)設(shè)計(jì)采用altera公司cyclonell系列的ep2c20q240c8型fpga.器件ep2c20q240c8片內(nèi)資源豐富，邏輯單元共18752個(gè)，最大用戶輸入輸出引腳為142個(gè)，器件ep2c20q240c8還內(nèi)嵌ram,共208 kb,包含4個(gè)pll,同時(shí)支持nios軟核處理器。ep2c20q240c8型fpga的核心電壓是1.2 v,i/o電壓是3.3 v.而綜合軟件則使用altera公司的quallusⅱ6.1. 4 實(shí)驗(yàn)驗(yàn)證 將該bp網(wǎng)絡(luò)用來實(shí)現(xiàn)函數(shù)逼近，取網(wǎng)絡(luò)為l-5-l（輸入、輸出層神經(jīng)元數(shù)為1,隱層神經(jīng)元數(shù)為5），本系統(tǒng)測試了很多函數(shù)，現(xiàn)將其
ns，內(nèi)部具有544字的ram、224k字的可尋址存儲(chǔ)空間、雙10位模／數(shù)轉(zhuǎn)換器、28個(gè)獨(dú)立可編程的多路復(fù)用i／o引腳、1個(gè)異步串行通信口(sci)，以及1個(gè)同步串行通信口(spi)。其內(nèi)部資源可以滿足系統(tǒng)對ttl信號(hào)和模擬信號(hào)的采集需求，通過外接arinc429、紅外和藍(lán)牙專用接口芯片，實(shí)現(xiàn)arinc429數(shù)據(jù)信號(hào)的采集和兩種無線方式的通信。 fpga是輔助控制器，其核心為fifo和邏輯控制電路，用于完成dsp和cf卡間數(shù)據(jù)傳輸。選用altera公司cycloneli系列的fpga芯片ep2c20q240c8。它具有142個(gè)用戶可使用i／o引腳、52個(gè)m4k嵌入式陣列塊和18752個(gè)邏輯單元。dsp和fpga豐富的內(nèi)部資源很好地滿足了系統(tǒng)設(shè)計(jì)的需要。 系統(tǒng)主要包括數(shù)據(jù)存儲(chǔ)和數(shù)據(jù)下載兩大功能： ①數(shù)據(jù)存儲(chǔ)。dsp實(shí)現(xiàn)對2路arinc429信號(hào)、16路模擬信號(hào)和10路數(shù)字信號(hào)的實(shí)時(shí)采集，并將數(shù)據(jù)實(shí)時(shí)存入fpga的fifo中。當(dāng)fifo存儲(chǔ)了一定量數(shù)據(jù)時(shí)，fpga控制邏輯電路自動(dòng)將fifo中的數(shù)據(jù)寫入cf卡中。 ②數(shù)據(jù)下載。首先，dsp將系統(tǒng)的藍(lán)牙和紅外模塊設(shè)置為從設(shè)備。當(dāng)接收到工作人員
。本地相關(guān)序列(存放在rom中)與發(fā)送端發(fā)出的lfm序列相同，rom的容量也是256×8 b。 每完成一次a／d采樣，得到的8 b數(shù)據(jù)存入fifo，然后執(zhí)行一次相關(guān)運(yùn)算，得到256個(gè)16 b的數(shù)據(jù)，然后將這256個(gè)數(shù)據(jù)相加，即得到此時(shí)刻對應(yīng)的相關(guān)值(用24 b存儲(chǔ))。對得到的連續(xù)256個(gè)相關(guān)值構(gòu)成的序列處理后求最大值，即可判決出接收到lfm信號(hào)的位置。 3實(shí)驗(yàn)結(jié)果 為驗(yàn)證lfm信號(hào)在水聲通信中用作同步信號(hào)的性能，在實(shí)驗(yàn)室水池進(jìn)行了相關(guān)實(shí)驗(yàn)。實(shí)驗(yàn)中使用的fpga為cycloneⅱep2c20q240c8，考慮到半雙工通信的情況，lfm信號(hào)的產(chǎn)生與檢測在同一片fpga中實(shí)現(xiàn)，共使用了3 693個(gè)邏輯單元(logic elements，le)，占ep2c20芯片總le的20％。實(shí)驗(yàn)系統(tǒng)的基本框圖如圖6所示。 圖7的示波器型號(hào)為tds2024，各通道觀測的信號(hào)如下： ch1為發(fā)送端發(fā)出的lfm信號(hào)。由于d／a輸出的信號(hào)經(jīng)過帶通濾波器濾波，因此信號(hào)的高頻和低頻部分有衰減。 ch2為接收信號(hào)(換能器輸出的信號(hào)經(jīng)過5 000倍放大和帶通濾波處理后)。 ch3為接收端fpga
能ic的外圍電路設(shè)計(jì)；中間層是sopc系統(tǒng)層，其設(shè)計(jì)主要有niosⅱ軟核處理器的配置和添加，選擇各種可定制的外設(shè)ip核和自定義所需模塊，將定制好的各個(gè)外設(shè)模塊與avalon總線進(jìn)行連接，并為分配外設(shè)地址及中斷，最后經(jīng)編譯、綜合生成可在fpga內(nèi)實(shí)現(xiàn)相應(yīng)功能的sopc系統(tǒng)模塊；最上層的是軟件層，主要是niosⅱ軟核處理器運(yùn)行的軟件程序，是用c／c++代碼編寫的，包括μc／os-ⅱ實(shí)時(shí)操作系統(tǒng)，設(shè)備的驅(qū)動(dòng)程序和應(yīng)用程序。 本系統(tǒng)選用的fpga芯片是altera公司所推出的cycloneⅱ系列的ep2c20q240c8。該芯片采用90 nm工藝制造，最大可用i／o管腳142個(gè)并內(nèi)嵌26個(gè)乘法器塊，支持使用altera公司的sopc builder工具嵌入niosⅱ軟核處理器。系統(tǒng)整體架構(gòu)，如圖1所示。 圖1 嵌入式數(shù)字音頻agc系統(tǒng)整體框圖 2 數(shù)字音頻agc算法的設(shè)計(jì)與實(shí)現(xiàn) 嵌入式數(shù)字音頻agc系統(tǒng)的核心就是音頻agc算法的設(shè)計(jì)，音頻agc是音頻自動(dòng)增益控制算法，是一種根據(jù)輸入音頻信號(hào)水平自動(dòng)動(dòng)態(tài)地調(diào)整增益的機(jī)制，agc算法的好壞直接反映在處理后輸出的音頻聽覺感知效果。 2．1 算法
以從零輸入到相對輸入功率15db。 3 仿真結(jié)果及硬件資源占用 用 matlab 對預(yù)失真系統(tǒng)進(jìn)行仿真。基帶ofdm 信號(hào)采用16qam 調(diào)制，放大器采 用saleh 模型，其am/am 與pm/am 的歸一化特性函數(shù)分別為： 仿真結(jié)果如圖 2，3，4。由圖2 和圖3 可以看出經(jīng)過預(yù)失真后放大器的增益衰減和相位 偏移得到了有效的補(bǔ)償。圖4 顯示了放大器的輸出頻譜，可見預(yù)失真有效改善了頻譜形狀。 在 fpga 上實(shí)現(xiàn)預(yù)失真系統(tǒng)。采用altera 公司cycloneⅱ系列的ep2c20q240c8 器件， 用verilog 語言描述，quartusⅱ5.1 進(jìn)行綜合。系統(tǒng)能達(dá)到的最大最大時(shí)鐘頻率為30.67mhz， 占用了 4,574 個(gè)le(24%)，16,986 個(gè)memory bits(7%)。 4 結(jié)論 設(shè)計(jì)的預(yù)失真系統(tǒng)是存在可變系數(shù)的，可變的系數(shù)即為各區(qū)間端點(diǎn)值。只要給各端點(diǎn) 設(shè)定了一定的值，就可以得到一個(gè)具有特定非線性特性的系統(tǒng)。這個(gè)系統(tǒng)具有很大的靈活性， 基本適用于所有非記憶性放大器模型。在hpa 特性未知的情況下，仍可以通過系數(shù)的調(diào)整 實(shí)現(xiàn)對各種不同類
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