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IC CYCLONE II FPGA 70K 672-FBGA
Altera
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歷史最低報(bào)價(jià)：￥200.0000 歷史最高報(bào)價(jià)：￥800.0000 歷史平均報(bào)價(jià)：￥468.7500
oc開發(fā) 平臺(tái)499元 s3c4 設(shè)備實(shí)現(xiàn)基于第三代移動(dòng)通信系統(tǒng)實(shí)現(xiàn)的關(guān)鍵技術(shù)基礎(chǔ)，采用大規(guī)模fpga作為設(shè)備實(shí)現(xiàn)的硬件平臺(tái)，可作為直接序列擴(kuò)頻/碼分多址信號(hào)接收的通用處理平臺(tái)。擬定cdma解擴(kuò)解調(diào)模塊的總體方案框圖如圖2.1所示。 中頻agc單元控制70mhz中頻輸入信號(hào)的輸入能量，經(jīng)器件ad6640采樣后送入fpga信號(hào)處理模塊進(jìn)行數(shù)字下變頻到i/q路基帶，再將i/q路基帶信號(hào)送入并行檢測(cè)模塊進(jìn)行用戶檢測(cè)；并行檢測(cè)模塊采用大規(guī)?？删幊踢壿嬈骷ltera公司的ep2c70f672來實(shí)現(xiàn)，主要是通過并行匹配濾波器來完成搜索范圍之內(nèi)的pn碼，被檢測(cè)出來的pn碼再反饋送入fpga信號(hào)處理模塊進(jìn)行解擴(kuò)解調(diào)處理。fpga信號(hào)處理模塊采用altera公司的ep2s60f672來實(shí)現(xiàn)，該部分由16個(gè)模塊組成，每一個(gè)模塊都可以完成地址碼捕獲與跟蹤、相關(guān)解擴(kuò)、相位估計(jì)、基帶解調(diào)等功能，輸出維特比軟判決數(shù)據(jù)信號(hào)；主控單元也在ep2s60f672中設(shè)計(jì)實(shí)現(xiàn)，該單元完成dds控制、adc采樣頻率配置、載頻初始化配置、地址碼配置、工作狀態(tài)檢測(cè)等功能，各種配置與檢測(cè)信息通過網(wǎng)絡(luò)接口用計(jì)算機(jī)控制輸入
言之onu為用戶提供epon的接人功能。 根據(jù)ieee802.3ah標(biāo)準(zhǔn)[3].onu作為epon系統(tǒng)的用戶端接入設(shè)備,主要完成的功能可描述為： ◆選擇接收olt發(fā)送的廣播數(shù)據(jù)： ◆響應(yīng)olt發(fā)出的注冊(cè)和測(cè)距命令： ◆對(duì)用戶的以太網(wǎng)數(shù)據(jù)進(jìn)行緩存,向olt報(bào)告緩存的隊(duì)列情況并在olt分配的上行發(fā)送窗口中發(fā)送緩存的數(shù)據(jù)： ◆根據(jù)olt發(fā)出的oam幀，執(zhí)行相應(yīng)的oam功能： ◆其它相關(guān)的以太網(wǎng)功能。 3 fpga邏輯結(jié)構(gòu)簡(jiǎn)介 由于處于asic設(shè)計(jì)的前端，采用altera公司的fpga ep2c70f672c6作為核心處理單元，并基于這塊fpga進(jìn)行邏輯代碼的編寫、測(cè)試和驗(yàn)證。 epon onu mac控制芯片內(nèi)部邏輯設(shè)計(jì)如圖1所示，整個(gè)系統(tǒng)可以分為上行和下行兩部分，下行是數(shù)據(jù)從olt傳輸?shù)給nu，上行是數(shù)據(jù)從onu傳輸?shù)給lt。接收模塊對(duì)下行數(shù)據(jù)進(jìn)行10位轉(zhuǎn)8位碼變換,llid的濾除和幀校驗(yàn),然后進(jìn)行幀分類。在下行鏈路中,除了有用戶數(shù)據(jù)外,還有mpcp和oam幀，幀分類模塊把接收模塊處理后的數(shù)據(jù)按類別交給對(duì)應(yīng)模塊。同樣上行鏈路中除了用戶數(shù)據(jù)外，還有register ack幀、register
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