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EP2C70F672C8N
FPGA, CYCLONE II, 70K LE, 672FBGA; N...
Altera
EP2C70F672C8NPDF下載
數(shù)據(jù)。等時接收dma控制器可以在每個周期，從每個上下文接收數(shù)據(jù)。但是每個上下文既可以從唯一的等時信道接收數(shù)據(jù)，也可以從多個等時信道接收數(shù)據(jù)。 2 硬件結(jié)構(gòu) 以fpga內(nèi)嵌的niosii處理器為開發(fā)平臺，控制實現(xiàn)數(shù)據(jù)的雙向傳輸。其硬件結(jié)構(gòu)框圖如圖1所示。主要由niosii系統(tǒng)模塊、spi口的數(shù)據(jù)輸入輸出模塊、1394套片模塊、sram模塊、串口（uart）通信模塊、電源管理模塊、epcs模塊和flash模塊組成。其中，fpga芯片為主控芯片，選擇ahera公司cyclone ii系列的ep2c70f672c8n；flash芯片用于存儲niosii嵌入式處理器的代碼和數(shù)據(jù)，fpga上電后從中讀取；sram芯片一個用于對外部大量視頻數(shù)據(jù)進行緩存，另一個作為c代碼的運行空間。串口主要用以產(chǎn)生異步數(shù)據(jù)，外部視頻數(shù)據(jù)則主要通過spi口進行等時傳輸。 圖1 系統(tǒng)的硬件結(jié)構(gòu)框圖 3 軟件工作流程 在niosii ide集成環(huán)境下，根據(jù)1394 ohci協(xié)議，使niosii處理器實現(xiàn)對總線的初始化，以及管理，并通過dma方式實現(xiàn)等時和異步數(shù)據(jù)傳輸。其中等時數(shù)據(jù)傳輸僅考慮將外部視頻數(shù)據(jù)打包發(fā)送到主機，
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