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基于FPGA的高速時鐘數(shù)據(jù)恢復(fù)電路的實現(xiàn)
相位精度，通常n等于8。因此如果輸入信號的頻率為100mhz，則系統(tǒng)的工作頻率就必須達(dá)到800mhz，對于中低端fpga，如此高的工作頻率顯然無法承受。雖然高端fpga可以達(dá)到ghz的工作頻率，但其高昂的價格不適合用于普通用戶。而其它基于中低端fpga實現(xiàn)高速時鐘恢復(fù)電路的方法，要么需要外部vco模塊[4]，要么只能恢復(fù)數(shù)據(jù)而無法得到同步的時鐘信號[5]。針對這種情況，本文提出了一種利用altera fpga中的鎖相環(huán)及l(fā)ogiclock等技術(shù)，實現(xiàn)高速時鐘恢復(fù)電路的方法。電路是在altera的ep2c5t144c6芯片上實現(xiàn)的，用于數(shù)字光端機(jī)的接收端從100路2．048mhz壓縮視頻碼流合成的串行碼流中正確提取100路視頻碼流，其工作頻率為204．8mhz，通過硬件驗證電路可以正確工作。 1 時鐘恢復(fù)電路原理及環(huán)路結(jié)構(gòu) 時鐘恢復(fù)電路的目的是從輸入的數(shù)據(jù)流中，提取出與其同步的時鐘信號。時鐘信號不可能憑空產(chǎn)生，因此該電路本身必須有一個時鐘信號產(chǎn)生機(jī)制，除此之外還必須有一個判斷控制機(jī)制一能夠判斷并且調(diào)整該時鐘信號與輸入數(shù)據(jù)之間的相位關(guān)系，使其同步。傳統(tǒng)的基于fpga的時鐘恢復(fù)電路的結(jié)構(gòu)如圖1

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