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277
20+/BGA
主營(yíng)XILINX--ALTERA軍工院所合格供應(yīng)方
EP2S15F484C3
1200
10+/17+
代理直銷，公司原裝現(xiàn)貨供應(yīng)
EP2S15F484C3
937
1975/20+
專注軍工軍航事業(yè)，進(jìn)口原裝
EP2S15F484C3N
5000
-/23+
的XILINXALTERA分銷商原裝長(zhǎng)期供貨
EP2S15F484C3N
1475
BGA/20+
進(jìn)口原裝
EP2S15F484C3
2184
BGA/23+
原裝假一罰萬(wàn)可提供原廠證明
EP2S15F484C3N
82
BGA/23+
原裝現(xiàn)貨，高端渠道
EP2S15F484C3
1000
BGA/22+
全新原裝現(xiàn)貨
EP2S15F484C3N
16
BGA/15+
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EP2S15F484C3
65286
-/21+
全新原裝現(xiàn)貨，長(zhǎng)期供應(yīng)，免費(fèi)送樣
EP2S15F484C3
9200
484FBGA23x23/23+
只做原裝更多數(shù)量在途訂單
EP2S15F484C3
2500
484FBGA/10+
進(jìn)口原裝貨特價(jià)，歡迎來(lái)電訂購(gòu)
EP2S15F484C3
258200
10+/2021
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EP2S15F484C3
3416
BGA/25+
原裝認(rèn)證有意請(qǐng)來(lái)電或QQ洽談
EP2S15F484C3
5285
BGA/21+
軍用單位指定合供方/只做原裝，自家現(xiàn)貨
EP2S15F484C3
29078
-/-
現(xiàn)貨十年以上分銷商，原裝進(jìn)口件，服務(wù)型企業(yè)
EP2S15F484C3
92700
BGA/23+
原裝現(xiàn)貨，支持BOM配單服務(wù)
EP2S15F484C3
8823
BGA/23+
終端可免費(fèi)供樣,支持BOM配單
EP2S15F484C3
12500
-/24+
100%原裝深圳現(xiàn)貨
EP2S15F484C3
10212
BGA484/21+
原裝現(xiàn)貨終端免費(fèi)提供樣品
EP2S15F484C3
IC STRATIX II FPGA 15K 484-FBGA
Altera
EP2S15F484C3PDF下載
EP2S15F484C3N
IC FPGA 342 I/O 484FBGA
EP2S15F484C3NPDF下載
EP2S15F484C3N
FPGA, STRATIX II, 15K LE, 484FBGA; F...
Altera
EP2S15F484C3NPDF下載
波分復(fù)用系統(tǒng)的光纖鏈路、視頻加密、internet高端路由器等高速應(yīng)用中，硬件實(shí)現(xiàn)才是最佳解決方案。硬件實(shí)現(xiàn)能確保加密算法及其密鑰擴(kuò)展的物理安全，因?yàn)橛布?shí)現(xiàn)通常不容易被外部攻擊者接觸或修改。 本硬件實(shí)現(xiàn)在quartusii8.0下使用 verilog hdl語(yǔ)言進(jìn)行描述，在modelsim6.2環(huán)境下進(jìn)行調(diào)試與仿真，使用synplify9協(xié)助完成綜合與關(guān)鍵路徑分析工作。主要分析該ip核綜合到目標(biāo)器件ep1c4f324c6中在80 mhz頻率的性能表現(xiàn)及資源占用情況。同時(shí)在更高性能的目標(biāo)器件ep2s15f484c3中也進(jìn)行了綜合及后仿真，以作縱向?qū)Ρ取?在quartusii環(huán)境下選定目標(biāo)器件為低成本cyclone系列ep1c4f324c6設(shè)置速度與面積均衡優(yōu)化模式，目標(biāo)工作頻率為90 mhz，使用邏輯單元實(shí)現(xiàn)sbox查找表功能。綜合報(bào)告顯示實(shí)際綜合頻率為87.82 mhz（period=11.387 ns），本ip核占用資源2 647（logic cells），其中密鑰擴(kuò)展單元占用1 388（lcs），時(shí)序控制單元占用45（lcs）。文中均以此ip核運(yùn)行于80 mhz時(shí)鐘頻率進(jìn)行性能分析。 選定綜
一般不需要設(shè)計(jì)專門的有限狀態(tài)機(jī)，而且工程設(shè)計(jì)容易，設(shè)計(jì)時(shí)可優(yōu)先選用。 3 工程的fpga實(shí)現(xiàn) 3.1開發(fā)環(huán)境和器件選擇 本工程開發(fā)可在fpga集成開發(fā)環(huán)境quartusii 8.0 spl中完成。ouartusⅱ是世界著名pld設(shè)計(jì)生產(chǎn)廠商——altera公司的綜合性pld開發(fā)軟件，內(nèi)嵌綜合器和仿真器，并有可與第三方工具協(xié)作的靈活接口，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程，而且運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用。 本設(shè)計(jì)中的器件選用stratix iiep2s15f484c3。stratix ii是altera公司的高性能fpga stratix系列的第二代產(chǎn)品，具有非常高的內(nèi)核性能，在存儲(chǔ)能力、架構(gòu)效率、低功耗和面市及時(shí)等方面均有優(yōu)勢(shì)。 本系統(tǒng)的頂層框圖如圖2所示。為了顯示清楚，圖2被分成兩個(gè)部分顯示。本工程采用異步置位的同步電路設(shè)計(jì)方法，其中clk、reset、enab分別為系統(tǒng)時(shí)鐘、系統(tǒng)異步置位、系統(tǒng)使能信號(hào)。din_a、din_b分別為兩個(gè)輸入的單精度浮點(diǎn)數(shù)，data_out則是符合ieee 754標(biāo)準(zhǔn)的兩輸入浮點(diǎn)數(shù)之和。 3.2浮點(diǎn)加法運(yùn)算
或者是僅實(shí)現(xiàn)半整數(shù)分頻和奇數(shù)分頻[1],一般的鎖相環(huán)分頻電路會(huì)有幾十微秒級(jí)的頻率轉(zhuǎn)換時(shí)間[2],雖然現(xiàn)在少數(shù)芯片有所改善，但是時(shí)間也較長(zhǎng)。同時(shí)，在某些場(chǎng)合下，所需要的頻率與給定的頻率并不成整數(shù)或半整數(shù)倍關(guān)系，或需要實(shí)現(xiàn)對(duì)輸入信號(hào)頻率的微調(diào)整，此時(shí)可采用小數(shù)分頻器進(jìn)行分頻[3]。 本文提出了一種基于fpga的小數(shù)分頻實(shí)現(xiàn)方法，給出該方法的設(shè)計(jì)原理以及實(shí)現(xiàn)框圖，使用vhdl硬件描述語(yǔ)言和原理圖混合輸入的設(shè)計(jì)方式[4],通過(guò)quartus ii開發(fā)軟件，在altera公司的stratix ii系列ep2s15f484c3型fpga器件平臺(tái)上對(duì)電路進(jìn)行仿真，并對(duì)仿真結(jié)果進(jìn)行分析，由仿真結(jié)果可以看出該方法可有效實(shí)現(xiàn)對(duì)輸入信號(hào)的50%占空比的小數(shù)調(diào)整，解決了在一些場(chǎng)合下整數(shù)分頻對(duì)輸入頻率調(diào)整幅度較大，頻率轉(zhuǎn)換時(shí)間較長(zhǎng)的問(wèn)題[6]。 1 設(shè)計(jì)方案及其原理 該方法是通過(guò)兩級(jí)計(jì)數(shù)電路來(lái)實(shí)現(xiàn)小數(shù)分頻的，第一級(jí)利用輸入信號(hào)對(duì)系統(tǒng)時(shí)鐘計(jì)數(shù)，并對(duì)計(jì)數(shù)結(jié)果進(jìn)行修正；第二級(jí)利用修正后的結(jié)果通過(guò)定時(shí)操作產(chǎn)生頻率調(diào)整后的輸出信號(hào)。電路圖的組成如圖1所示。 以輸入信號(hào)的脈寬作為閘值，計(jì)數(shù)器1在系統(tǒng)時(shí)鐘的控制下進(jìn)行加計(jì)數(shù)，設(shè)此計(jì)
地址0x0e至0x25: 分別代表24字節(jié)的tdes密匙。 地址0x25以后的區(qū)域?yàn)楸Ａ魠^(qū)域， 預(yù)留給將來(lái)使用。 3 代碼保護(hù)芯片設(shè)計(jì)實(shí)現(xiàn) 3.1 綜合結(jié)果 本文設(shè)計(jì)的嵌入式軟件代碼安全保護(hù)芯片， 使用v erilog 語(yǔ)言進(jìn)行編程， 并進(jìn)行了功能驗(yàn)證， 使用quartus- 7 2進(jìn)行了綜合及布局布線， 并完成了后仿真。實(shí)驗(yàn)結(jié)果表明， 整個(gè)系統(tǒng)適用的時(shí)鐘工作頻率介于4mh z和96mh z之間， 滿足目前主流的嵌入式系統(tǒng)的數(shù)據(jù)讀寫速度。使用stratix ii系列的ep2s15f484c3器件進(jìn)行了綜合， 綜合結(jié)果見圖4: 圖4 綜合結(jié)果 3.2 系統(tǒng)性能分析 3.2.1 基于i2c /spi接口的存儲(chǔ)器 當(dāng)代碼保護(hù)芯片第一次從處理器接收連續(xù)讀操作指令后， 由于代碼保護(hù)芯片需要從存儲(chǔ)器預(yù)取64 字節(jié)， 所以必須等待1 28ms（和存儲(chǔ)器通信的頻率為400k） ; 因?yàn)榇a保護(hù)芯片采取流水線技術(shù)的tdes, 所以第51個(gè)時(shí)鐘周期后, 解密后的數(shù)據(jù)就可以傳送回處理器， 由于在向處理器傳送數(shù)據(jù)的同時(shí)， 代碼保護(hù)芯片也同時(shí)從存儲(chǔ)器接受數(shù)據(jù)， 因此， 處理器不
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