-
-
- 手機(jī)版
-
- 芯視頻 APP
-
- 微信公眾號
-
- 維庫官方抖音
-
- 微信頭條號
-
- |
- |
- |
- |
EP2S60F67214
48000
BGA/24+
原裝現(xiàn)貨，可開專票，提供賬期服務(wù)
EP2S60F67214
3588
-/-
原裝 部分現(xiàn)貨量大期貨
EP2S60F67214
41101
BGA/-
大量現(xiàn)貨，提供一站式配單服務(wù)
EP2S60F67214
65286
-/21+
全新原裝現(xiàn)貨，長期供應(yīng)，免費(fèi)送樣
EP2S60F67214
63422
BGA/2215+
原裝現(xiàn)貨，可提供一站式配套服務(wù)
EP2S60F67214N
3416
-/25+
原裝認(rèn)證有意請來電或QQ洽談
EP2S60F67214N
130
2005+/BGA672
假一賠十只做原裝
EP2S60F67214N
5000
BGA/23+
原裝現(xiàn)貨
EP2S60F67214N
8700
-/2023+
原裝現(xiàn)貨
EP2S60F67214N
3000
N/A/N/A
原裝正品熱賣，價(jià)格優(yōu)勢
EP2S60F67214N
8650
BGA/25+23+
原裝渠道優(yōu)勢商全新進(jìn)口深圳現(xiàn)貨原盒原包
EP2S60F67214N
5000
BGA/23+
原裝現(xiàn)貨
EP2S60F67214N
6281
BGA672/1927+
一手渠道 假一罰十 原包裝常備現(xiàn)貨林R Q2280193667
EP2S60F67214N
5000
BGA/22+
專注配單，只做原裝現(xiàn)貨
EP2S60F67214N
3416
-/25+
原裝認(rèn)證有意請來電或QQ洽談
EP2S60F67214N
5000
BGA/23+
專注配單，只做原裝現(xiàn)貨
EP2S60F67214N
672
BGA/23+
渠道商，有貨，原廠原裝，帶COC
EP2S60F67214N
3000
BGA/23+
英特翎科技原裝
EP2S60F67214N
120
BGA672/23+
只做進(jìn)口原裝假一賠十
EP2S60F67214N
6607
-/2024+
現(xiàn)貨假一罰萬只做原廠原裝現(xiàn)貨
預(yù)處理包括對圖像的各種濾波、直方圖統(tǒng)計(jì)及均衡、圖像增強(qiáng)、灰度變換等，它們共同的特點(diǎn)是處理數(shù)據(jù)量大，如果用一般的軟件來實(shí)現(xiàn)勢必會(huì)比較慢。而對于一些實(shí)時(shí)性要求比較高的系統(tǒng)，處理速度往往是要考慮的關(guān)鍵因素，一旦速度跟不上，實(shí)時(shí)性也無從談起。針對圖像預(yù)處理階段運(yùn)算結(jié)構(gòu)比較簡單的特點(diǎn)，用fpga進(jìn)行硬件實(shí)現(xiàn)無疑是理想的選擇，這樣同時(shí)兼顧了速度和靈活性，大大減輕了dsp的負(fù)擔(dān)。本系統(tǒng)采用verilog hdl語言。利用一種快速的中值濾波改進(jìn)算法對電路進(jìn)行設(shè)計(jì)，并以altera公司生產(chǎn)的stratix ii ep2s60f67214型fpga芯片為硬件平臺。該器件繼承了altera公司stratix ii系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應(yīng)邏輯模塊(alm)，使得stratix ii有更高的性能和邏輯封裝、更少的邏輯和布線級數(shù)以及更強(qiáng)的dsp支持，而stratix ii ep2s60f67214更是比xilinx公司的類似器件virtex-4xc4vlx60多出18％的器件邏輯，其中包括51 182個(gè)寄存器位，2 544 129個(gè)存儲(chǔ)器位以及48 352個(gè)alut，該器件資源豐富，只需占用很小一部分實(shí)現(xiàn)中值濾波器，為后續(xù)
括對圖像的各種濾波、直方圖統(tǒng)計(jì)及均衡、圖像增強(qiáng)、灰度變換等，它們共同的特點(diǎn)是處理數(shù)據(jù)量大，如果用一般的軟件來實(shí)現(xiàn)勢必會(huì)比較慢。而對于一些實(shí)時(shí)性要求比較高的系統(tǒng)，處理速度往往是要考慮的關(guān)鍵因素，一旦速度跟不上，實(shí)時(shí)性也無從談起。針對圖像預(yù)處理階段運(yùn)算結(jié)構(gòu)比較簡單的特點(diǎn)，用fpga進(jìn)行硬件實(shí)現(xiàn)無疑是理想的選擇，這樣同時(shí)兼顧了速度和靈活性，大大減輕了dsp的負(fù)擔(dān)。 本系統(tǒng)采用verilog hdl語言。利用一種快速的中值濾波改進(jìn)算法對電路進(jìn)行設(shè)計(jì)，并以altera公司生產(chǎn)的stratix ii ep2s60f67214型fpga芯片為硬件平臺。該器件繼承了altera公司stratix ii系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應(yīng)邏輯模塊(alm)，使得stratix ii有更高的性能和邏輯封裝、更少的邏輯和布線級數(shù)以及更強(qiáng)的dsp支持，而stratix ii ep2s60f67214更是比xilinx公司的類似器件virtex-4xc4vlx60多出18％的器件邏輯，其中包括51 182個(gè)寄存器位，2 544 129個(gè)存儲(chǔ)器位以及48 352個(gè)alut，該器件資源豐富，只需占用很小一部分實(shí)現(xiàn)中值濾波器，為后續(xù)
預(yù)處理包括對圖像的各種濾波、直方圖統(tǒng)計(jì)及均衡、圖像增強(qiáng)、灰度變換等，它們共同的特點(diǎn)是處理數(shù)據(jù)量大，如果用一般的軟件來實(shí)現(xiàn)勢必會(huì)比較慢。而對于一些實(shí)時(shí)性要求比較高的系統(tǒng)，處理速度往往是要考慮的關(guān)鍵因素，一旦速度跟不上，實(shí)時(shí)性也無從談起。針對圖像預(yù)處理階段運(yùn)算結(jié)構(gòu)比較簡單的特點(diǎn)，用fpga進(jìn)行硬件實(shí)現(xiàn)無疑是理想的選擇，這樣同時(shí)兼顧了速度和靈活性，大大減輕了dsp的負(fù)擔(dān)。本系統(tǒng)采用verilog hdl語言。利用一種快速的中值濾波改進(jìn)算法對電路進(jìn)行設(shè)計(jì)，并以altera公司生產(chǎn)的stratix ii ep2s60f67214型fpga芯片為硬件平臺。該器件繼承了altera公司stratix ii系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應(yīng)邏輯模塊(alm)，使得stratix ii有更高的性能和邏輯封裝、更少的邏輯和布線級數(shù)以及更強(qiáng)的dsp支持，而stratix ii ep2s60f67214更是比xilinx公司的類似器件virtex-4xc4vlx60多出18％的器件邏輯，其中包括51 182個(gè)寄存器位，2 544 129個(gè)存儲(chǔ)器位以及48 352個(gè)alut，該器件資源豐富，只需占用很小一部分實(shí)現(xiàn)中值濾波器，為后續(xù)
準(zhǔn)輸出一致，把ct（5位）的初始值設(shè)為-1,即為11111.圖4為改進(jìn)的字節(jié)輸出的bitbuf更新處理部分，圖5為字節(jié)輸出的計(jì)數(shù)更新處理部分。 最后，由于輸出的字節(jié)數(shù)可能為0、1、2這3種情況，有必要對輸出數(shù)據(jù)進(jìn)行緩沖，因此需要在最后添加一個(gè)fifo對輸出的數(shù)據(jù)進(jìn)行緩沖。 3 實(shí)驗(yàn)結(jié)果和性能比較 本文的mq編碼器采用verilog語言進(jìn)行rtl級描述，在modelsim-altera軟件下進(jìn)行仿真，仿真結(jié)果和標(biāo)準(zhǔn)算法的計(jì)算結(jié)果一致，如圖6所示。在quartusii中選用器件ep2s60f67214對代碼進(jìn)行綜合、布局布線及時(shí)序分析。仿真結(jié)果表明，本設(shè)計(jì)結(jié)構(gòu)最大的時(shí)鐘頻率可達(dá)65.19 mhz,吞吐量可達(dá)65.19 mcxd/s.與參考文獻(xiàn)[5]中的方案的比較如表1所示。表2所示為mq編碼器的資源使用情況。 結(jié)果顯示，本設(shè)計(jì)占用資源很少的情況下，在最高時(shí)鐘頻率上不及參考文獻(xiàn)[5],因?yàn)楸驹O(shè)計(jì)結(jié)構(gòu)為了節(jié)省時(shí)鐘周期在關(guān)鍵路徑上沒有采用流水線分割，但在整體的處理速度上有較大的改進(jìn)，可以滿足硬件高速編碼要求。 本文針對jpeg2000mq編碼器的硬件實(shí)現(xiàn)，提出了一種4級流水的設(shè)
預(yù)處理包括對圖像的各種濾波、直方圖統(tǒng)計(jì)及均衡、圖像增強(qiáng)、灰度變換等，它們共同的特點(diǎn)是處理數(shù)據(jù)量大，如果用一般的軟件來實(shí)現(xiàn)勢必會(huì)比較慢。而對于一些實(shí)時(shí)性要求比較高的系統(tǒng)，處理速度往往是要考慮的關(guān)鍵因素，一旦速度跟不上，實(shí)時(shí)性也無從談起。針對圖像預(yù)處理階段運(yùn)算結(jié)構(gòu)比較簡單的特點(diǎn)，用fpga進(jìn)行硬件實(shí)現(xiàn)無疑是理想的選擇，這樣同時(shí)兼顧了速度和靈活性，大大減輕了dsp的負(fù)擔(dān)。本系統(tǒng)采用verilog hdl語言。利用一種快速的中值濾波改進(jìn)算法對電路進(jìn)行設(shè)計(jì)，并以altera公司生產(chǎn)的stratix ii ep2s60f67214型fpga芯片為硬件平臺。該器件繼承了altera公司stratix ii系列的共同優(yōu)點(diǎn)，由于引入了嶄新的自適應(yīng)邏輯模塊(alm)，使得stratix ii有更高的性能和邏輯封裝、更少的邏輯和布線級數(shù)以及更強(qiáng)的dsp支持，而stratix ii ep2s60f67214更是比xilinx公司的類似器件virtex-4xc4vlx60多出18％的器件邏輯，其中包括51 182個(gè)寄存器位，2 544 129個(gè)存儲(chǔ)器位以及48 352個(gè)alut，該器件資源豐富，只需占用很小一部分實(shí)現(xiàn)中值濾波器，為后續(xù)
聯(lián)系人：
聯(lián)系方式：
