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CMOS ASYNCHRONOUS FIFO WITH RETRANSM...
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CMOS ASYNCHRONOUS FIFO 256 x 9, 512 ...
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CMOS ASYNCHRONOUS FIFO WITH RETRANSM...
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CMOS ASYNCHRONOUS FIFO WITH RETRANSM...
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CMOS ASYNCHRONOUS FIFO 256 x 9, 512 ...
ETC
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CMOS ASYNCHRONOUS FIFO
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FIFO, 1KX9, 12ns, Asynchronous, CMOS...
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x9 Asynchronous FIFO
ETC
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CMOS ASYNCHRONOUS FIFO WITH RETRANSM...
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CMOS ASYNCHRONOUS FIFO WITH RETRANSM...
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摘 要：首先介紹了多路數(shù)據(jù)采集系統(tǒng)的總體設計、fifo芯片idt7202。然后分別分析了fifo與cpld、ad接口的設計方法。由16位模數(shù)轉(zhuǎn)換芯片ad976完成模擬量至位數(shù)字量的轉(zhuǎn)換，由atera公司的可編程邏輯器件epm7256a完成對數(shù)據(jù)的緩存和傳輸?shù)母鞣N時序控制以及開關量采樣時序、路數(shù)判別。采用fifo器件作為高速a／d與dsp處理器間的數(shù)據(jù)緩沖，有效地提高了處理器的工作效率。 隨著數(shù)字信號處理芯片dsp技術(shù)的發(fā)展，信號處理的速度越來越快，容量越來越大，為了配合不同時鐘域之間的數(shù)據(jù)傳輸，必須使用fifo來達到數(shù)據(jù)匹配的目的，從而提高系統(tǒng)性能。 1 系統(tǒng)的總體設計 系統(tǒng)主要由信號采集電路ad，fifo，cpld和ti公司數(shù)字信號處理芯片tms320c25409組成?？梢圆杉?2路模擬量，64路開關量。接收到的模擬信號首先要通過運放放大、采樣、然后通過模擬電子開關、再實現(xiàn)a／d轉(zhuǎn)換，轉(zhuǎn)換的數(shù)據(jù)經(jīng)fifo送至dsp處理，cpld負責控制數(shù)據(jù)采集、a／d轉(zhuǎn)換和數(shù)據(jù)讀寫的時序。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。 系統(tǒng)中使用了2片高速a／d轉(zhuǎn)換芯片ad976，ad976是ad公
，通訊速率160k。我公司的tsi系統(tǒng)使用的mvcan－2 can應用層協(xié)議是一個多主結(jié)構(gòu)的協(xié)議，通訊速率可以是10k、125k、250k和500k。由于協(xié)議不同，tsi系統(tǒng)并不能直接使用easy 嵌入式plc 芯片的can接口與其通訊。為解決這個問題，將ets控制模塊設計成雙cpu結(jié)構(gòu)。使用8位mcu p89v51rd2和獨立can控制器sja1000擴展出另一個can通訊口，在該通訊口加載mvcan－2協(xié)議，實現(xiàn)與tsi系統(tǒng)的連接。p89v51rd2和easy 嵌入式plc 芯片之間通過兩片idt7202交換數(shù)據(jù)。idt7202是一種雙端口的fifo（先入先出）緩沖器，內(nèi)部有1024×9位fifo ram。二、硬件實現(xiàn)以下是主要硬件設計框圖：580)this.width=580" border=0>p89v51rd2通過地址、數(shù)據(jù)和寫信號線連接到其中一片idt7202的寫入端口，并通過地址、數(shù)據(jù)和讀信號線連接到另一片idt7202的讀出端口；嵌入式plc 芯片只有通用io引腳，沒有地址、數(shù)據(jù)和讀寫信號線，只能用通用io來模擬讀寫操作。具體做法是將嵌入式plc 芯片的p1口當作1個8位數(shù)據(jù)端口分別
中。由于數(shù)據(jù)寫滿fifo的時間大于fpga處理數(shù)據(jù)的時間，所以整個系統(tǒng)實現(xiàn)了流水線操作。 1系統(tǒng)的總體設計[1-2]系統(tǒng)硬件主要由信號采集模塊、fifo、fpga和sep3203處理器組成。信號采集模塊主要包括信號接收器和a／d轉(zhuǎn)換模塊。接收到的信號首先要通過ne5534進行放大，ne5534采用±5 v供電。圖1為系統(tǒng)總體框圖。 系統(tǒng)中的a／d轉(zhuǎn)換芯片使用了adi公司的ad1672，它采用4級流水線結(jié)構(gòu)，在3 msps采樣速度下精度為12位。fifo選用了idt公司的idt7202。它具有輸入和輸出兩套數(shù)據(jù)線，獨立的讀／寫地址指針在讀／寫脈沖的控制下順序地從雙口fifo讀／寫數(shù)據(jù)，讀／寫地址指針均從第一個存儲單元開始，直到最后一個存儲單元，然后又回到第一個存儲單元。為了支持9位數(shù)據(jù)寬度的存儲，系統(tǒng)采用了2片idt7202將數(shù)據(jù)寬度擴展為16位，共使用了4片idt7202實現(xiàn)了fifo的協(xié)同工作。在系統(tǒng)工作時，idt7202內(nèi)部的仲裁電路通過對讀指針和寫指針的比較，相應給出fifo的空(ef)和滿(ff)狀態(tài)指示；fpga可以根據(jù)所獲得的fifo狀態(tài)標志控制fifo的讀／寫
裁協(xié)議。下面的實例將介紹這種方法。 2.fifo的工作原理 fifo（first in first out）全稱是先進先出的存儲器。先進先出也是fifo的主要特點。 20世紀80年代早期，fifo芯片是基于移位寄存器的中規(guī)模邏輯器件。容量為n的這種fifo中，輸入的數(shù)據(jù)逐個寄存器移位，經(jīng)n次移位才能輸出。因此，這種fifo的輸入到輸出延時與容量成正比，工作效率得到限制。 為了提高fifo的容量和減小輸出延時，現(xiàn)在fifo內(nèi)部存儲器均采用雙口ram，數(shù)據(jù)從輸入到讀出的延遲大大縮小。以通用的idt7202為例，結(jié)構(gòu)框圖如圖4所示。輸入和輸出具有兩套數(shù)據(jù)線。獨立的讀寫地址指針在讀寫脈沖的控制下順序地從雙口ram讀寫數(shù)據(jù)，讀寫指針均從第一個存儲單元開始，到最后個存儲單元，然后，又回到第一個存儲單元。標志邏輯部分即內(nèi)部仲裁電路通過對讀指針和寫指針的比較，相應給出雙口ram的空（ef）和滿（ff）狀態(tài)指示，甚至還有中間指示（xo/hf）。如果內(nèi)部仲裁僅提供空和滿狀態(tài)指示，fifo的傳輸效率得不到充分的艇。新型的fifo提供可編程標志功能，例如，可以設置空加4或滿減4的標志輸出。目前，為了使容量得到更大提
品質(zhì)，所以需要專門為其設計高速、高精度的數(shù)據(jù)采集系統(tǒng)。 1 系統(tǒng)總體設計方案 本數(shù)據(jù)采集系統(tǒng)的總體結(jié)構(gòu)如圖1所示。模擬信號經(jīng)過多路選擇開關cd4051選通后進入信號調(diào)理電路，先經(jīng)過兩片放大倍數(shù)可自動設定的ad526適當放大，然后進入采樣保持模塊。采樣保持電路由lf398芯片完成，它的邏輯輸入引腳與ad574的狀態(tài)轉(zhuǎn)換引腳通過一個非門進行連接，這樣就實現(xiàn)了采樣狀態(tài)與保持狀態(tài)的自動轉(zhuǎn)換，無需單片機進行控制。信號經(jīng)過采樣保持電路后進入ad574進行模／數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)據(jù)存放到高速緩存芯片idt7202中，單片機通過查詢緩存器的標志位，執(zhí)行向其寫入數(shù)據(jù)或者從中讀出數(shù)據(jù)命令。當數(shù)據(jù)存滿時，從idt7202中讀出數(shù)據(jù)并將它寫入ch372，再通過usb將數(shù)據(jù)上傳至pc機進行相關調(diào)理與顯示。 1．1 信號調(diào)理電路 為了保證高精度的模／數(shù)轉(zhuǎn)換結(jié)果，要求輸入信號接近a／d模塊的滿量程值。信號調(diào)理的作用是使輸入信號滿足a／d轉(zhuǎn)換器的幅度要求，同時也擴大了輸入信號的幅度范圍。比如大信號必須經(jīng)過適當?shù)乃p，以免因為幅度過大而損壞電路中的元器件或引起信號失真。而小信號又需要適當?shù)姆糯?，否則采集
ct14進一步整形后作為鎖相環(huán)的輸入信號；由鎖相環(huán)電路實現(xiàn)倍頻。為了實現(xiàn)fft分析，在一個周期內(nèi)采集2 n個數(shù)據(jù)，本設計中n取為6，也即是在一個周期內(nèi)采集64個數(shù)據(jù)。分頻器的輸出信號clk_64由cpld產(chǎn)生。鎖相環(huán)的輸出信號clk64實現(xiàn)a／d的采樣控制。本電路可以保證在有鍵相位的情況下，信號采集的第一起點在以鍵相位為基準，旋轉(zhuǎn)360°／64點的位置上（因系統(tǒng)每周期采樣64點）。1．3 軟件實現(xiàn) 圖3是本系統(tǒng)通過cpld實現(xiàn)整周期采樣的波形仿真圖。實驗中a／d選用max1292，fif0選用idt7202。根據(jù)max1292的采樣時序和fifo的寫時序，在cpld中采用moore有限狀態(tài)機來實現(xiàn)對時序的控制。re－set為系統(tǒng)的復位信號，clk64為轉(zhuǎn)速信號的64倍頻；global_clk為cpld的時鐘信號；ff為fifo的滿標志位；ad_data為寫入a／d中的控制字節(jié)；ad int、ad_wr、ad_rd、ad_hben、ad_cs為a／d的相關控制信號：ad_start為啟動a／d采集信號，由mcu發(fā)出。ad_channel為a／d的通道選擇控制字，硬件電路上用兩位開關來實現(xiàn)單通道、雙通
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