LTspice主要用于模擬仿真。然而，通過整合其數字元件目錄中的邏輯功能，我們也可以使用它來驗證混合信號電路。我們在前兩篇文章中研究了LTspice數字元件的結構和仿真行為。在本文中，我們將使用它們來構建并行負載移位寄存器。
　　寄存器是數字和混合信號IC的關鍵子電路。在寄存器中，多個單比特存儲單元（通常是觸發(fā)器）連接在一起，形成一個多位存儲設備。例如，我們需要以下內容來制作一個單字節(jié)寄存器：
　　允許我們同時從所有八個觸發(fā)器讀取數據或將數據寫入所有八個觸發(fā)器的連接。
　　我們剛才描述的是一個基本的并行輸入、并行輸出寄存器。在移位寄存器中，我們可以將數字數據從一個觸發(fā)器移動到下一個觸發(fā)器。此功能允許我們將并行數據轉換為串行數據。
　　例如，假設我們將一個字節(jié)的并行數據加載到移位寄存器中。我們可以按順序通過寄存器的觸發(fā)器移動其組件位。然后，序列中的最后一個觸發(fā)器將原始字節(jié)輸出為八位序列。
　　LTspice移位寄存器　　對我來說，設計一個只接受串行輸入并產生串行輸出的移位寄存器相對簡單。觸發(fā)器將連接輸出到輸入，序列中第一個觸發(fā)器的輸入引腳將是整個寄存器的串行輸入端子。并行負載移位寄存器雖然更有用，但也更復雜。它能夠將并行數據轉換為串行數據，需要組合邏輯來實現多路復用器功能。

　　圖 1 顯示了并聯負載移位寄存器中的前兩個觸發(fā)器。每個觸發(fā)器都相當于一個連接到輸入引腳的二對一多路復用器。
　　LTspice并行負載移位寄存器中的兩個觸發(fā)器和相關的組合邏輯。
　　圖 1.兩個觸發(fā)器，具有相關的組合邏輯，位于LTspice并行負載移位寄存器中。
　　從原理圖的這一部分，您可以看到：
　　寄存器每個位的設計。
　　一個位如何連接到序列中的下一個位。
　　我將此移位寄存器設計為四位設備，盡管它可以很容易地擴展到八位或更多位。SPICE軟件沒有針對仿真數字邏輯進行優(yōu)化，因此在LTspice原理圖中可以包含多少數字電路存在實際限制。盡管如此，LTspice可以很好地處理數字元件，并且像本文中討論的電路不需要很長的仿真時間。
　　現在我們已經熟悉了移位寄存器的基本結構，我們可以仔細看看它的組合邏輯。
　　重要提示：本原理圖中的所有 AND 和 OR 門都有三個未使用的輸入連接到公共端子。LTspice的一個特點是，這樣做會從仿真中刪除這些輸入，從而使門充當雙輸入邏輯門。對于AND門，這與將這些輸入連接到邏輯低電平輸入或接地不同。
　　了解多路復用器電路
　　讓我們一步一步地了解移位寄存器組合邏輯的功能。我們將使用圖 2 中所示的參考指示符進行討論。其他邏輯模塊具有不同的參考指示符，但以相同的方式工作?！　Tspice移位寄存器中一個觸發(fā)器的組合邏輯。

　　圖2.移位寄存器中一個觸發(fā)器的組合邏輯。
　　觸發(fā)器有兩個輸入信號：
　　主輸入是從前一個觸發(fā)器的輸出端接收到的邏輯電壓。它連接到 AND 門 A8。
　　次級輸入是標記為 BIT2 的信號。它連接到 AND 門 A7。
　　PARALLEL-LOAD信號決定了哪個輸入信號將處于活動狀態(tài)。對于 A7，PARALLEL-LOAD 是其兩個輸入信號中的第二個;對于 A8，第二個輸入信號是 PARALLEL-LOAD 的倒數。這保證了在任何給定時刻，只有一個AND門輸出可以為邏輯高電平。
　　為了將并行數據加載到寄存器中，我將 PARALLEL-LOAD 設置為高電平。AND 門 A8 的輸出被驅動至邏輯低電平，A7 通過信號 BIT2。然后，該 BIT2 值通過 A10 傳遞到 D 觸發(fā)器的輸入端，如圖 3 中的綠色長箭頭所示?！　∫莆患拇嫫魈幱诓⒙撠撦d模式時的信號流。

　　圖3.寄存器處于并聯負載模式時的信號流 （PARALLEL-LOAD = 高電平）。
　　為了在移位模式下操作寄存器，我將PARALLEL-LOAD設置為低電平。這會強制 A7 的輸出達到邏輯低電平。因此，BIT2 信號被忽略。
　　同時，A8的輸出再現了前一個觸發(fā)器輸出信號的邏輯電平。信號從 A8 傳遞到 A10，再從 A10 傳遞到下一個觸發(fā)器的輸入。觸發(fā)器的輸入現在等于前一個觸發(fā)器的輸出。圖4顯示了該信號的路徑?！　〖拇嫫魈幱谝莆荒Ｊ綍r的信號流。

　　圖4.寄存器處于移位模式時的信號流 （PARALLEL-LOAD = 低電平）。
　　請注意，圖3是一個同步并聯負載。當PARALLEL-LOAD為邏輯高電平時，預選位值（BIT2）成為D觸發(fā)器的主輸入，而D觸發(fā)器的主輸入僅響應時鐘上的轉換而傳輸到輸出。LTspice D觸發(fā)器是一款上升沿敏感器件。因此，成功的并行負載操作要求在時鐘從邏輯低電平轉換到邏輯高電平時，PARALLEL-LOAD信號處于活動狀態(tài)。